專利名稱：一種移位寄存器和顯示裝置的制作方法
技術領域：
本實用新型涉及液晶顯示驅動技術領域，尤其涉及一種移位寄存器和顯示裝置。
背景技術：
平板顯示器，因其超薄節能而被大力推廣。多數平板顯示中要用到移位寄存器，通過將柵極驅動裝置整合于液晶面板(gate on array, GOA)方法實現的移位寄存器，即可以省去柵極驅動1C，還能減少一道制作工序，因此不但降低了平板顯示器的制作成本，一定程度上還縮短了制作周期。所以近幾年來GOA技術被廣泛應用于平板顯示制造。GOA的輸出穩定性一直是GOA設計中比較關注的問題。附圖1為現有技術中GOA的基本單元，由6個薄膜晶體管肌2、] 19、]\120、]\121、]\122和I個電容Cl組成，其中CLK、CLKB為時鐘信號，VGH為電源正極電壓，VGL為電源負極電壓，STV為輸入信號，B節點為下拉節點；該GOA單元在實際應用中A節點、C節點會由于前階段殘留電壓信號的相互干擾，影響薄膜晶體管M19是否開啟，從而造成移位寄存器不能長期穩定工作，使得輸出端OUTPUT的輸出信號不穩定。
實用新型內容本實用新型的目的是提供一種移位寄存器和顯示裝置，該移位寄存器對運行過程中的懸空節點進行改進，解決移位寄存器輸出不穩定的問題。本實用新型的目的是通過以下技術方案實現的:本實用新型實施例提供一種移位寄存器，該移位寄存器包括:輸入模塊、下拉模塊、反相模塊和第一上拉模塊； 其中，所述輸入模塊，響應于第一時鐘信號，將輸入信號電壓提供給下拉節點，其中下拉節點為所述輸入模塊的輸出節點；所述下拉模塊，存儲所述輸入信號電壓和響應于所述下拉節點的輸出電壓將第二時鐘信號提供給輸出端子；所述反相模塊，響應于所述下拉節點的輸出電壓，將電源正極電壓或電源負極電壓提供給第一上拉節點；所述第一上拉模塊，響應于所述第一上拉節點的輸出電壓將所述電源正極電壓提供給所述輸出端子。優選的，所述輸入模塊，包括:第一薄膜晶體管，其柵極連接第一時鐘信號端，源極連接輸入信號端，漏極作為所述輸入模塊的所述輸出節點，即所述下拉節點。優選的，所述下拉模塊，包括:第二薄膜晶體管，其柵極連接所述下拉節點，源極連接第二時鐘信號端，漏極連接所述輸出端子；電容，連接于所述下拉節點和所述第二薄膜晶體管的漏極之間。[0016]優選的，所述反相模塊，包括:第三薄膜晶體管，其柵極連接所述下拉節點，源極連接電源正極電壓端，漏極連接所述第一上拉節點；第四薄膜晶體管，其柵極和漏極連接電源負極電壓端，源極連接所述第一上拉節點。優選的，所述第一上拉模塊，包括:第五薄膜晶體管，其柵極連接所述第一上拉節點，源極連接電源正極電壓端，漏極連接所述輸出端子。優選的，還包括第二上拉模塊，響應于所述下拉節點的輸出電壓和所述輸入信號，將所述電源正極電壓提供給所述輸出端子。優選的，所述第二上拉模塊，包括:第六薄膜晶體管，其柵極連接所述下拉節點，源極連接輸入信號端，漏極連接第二上拉節點；第七薄膜晶體管，其柵極連接所述第二上拉節點，源極連接電源正極電壓端，漏極連接所述輸出端子。本實用新型實施例提供一種顯示裝置，包括級聯的如上述的移位寄存器。
本實用新型實施例有益效果如下:該移位寄存器改進部分或全部懸空節點，使之不再懸空；或者，對懸空節點所影響的薄膜晶體管的源漏極進行控制；從而提高了移位寄存器輸出的穩定性。
圖1為現有技術基本單兀移位寄存器的結構不意圖；圖2為本實用新型實施例一所述移位寄存器的結構示意圖；圖3為本實用新型實施例所述移位寄存器的控制信號時序圖；圖4為本實用新型實施例二所述移位寄存器的結構示意圖；圖5為本實用新型實施例三所述顯示裝置的級聯移位寄存器的結構示意圖；圖6為本實用新型實施例三所述級聯移位寄存器的控制信號時序圖。附圖2至附圖4中附圖標記說明如下:101、輸入模塊101 ；M29第一薄膜晶體管；102、下拉模塊102 ；M28第二薄膜晶體管；103、反相模塊103 ；M24第三薄膜晶體管；104、第一上拉模塊104 ；M26第四薄膜晶體管；105、第二上拉模塊105 ；M27第五薄膜晶體管；M25第六薄膜晶體管；M30第七薄膜晶體管。
具體實施方式
下面結合說明書附圖對本實用新型實施例的實現過程進行詳細說明。本實用新型實施例一提供一種移位寄存器，如圖2所示，該移位寄存器包括:輸入模塊101、下拉模塊102、反相模塊103和第一上拉模塊104 ;其中，[0042]輸入模塊101，響應于第一時鐘信號CLK，將輸入信號STV提供給下拉節點B點，其中下拉節點B點為輸入模塊101的輸出節點；下拉模塊102，存儲輸入信號STV和響應于下拉節點B點的輸出電壓，將第二時鐘信號CLKB提供給輸出端子OUTPUT ；反相模塊103，響應于下拉節點B點的輸出電壓，將電源正極電壓VGH或電源負極電壓VGL提供給第一上拉節點A點；第一上拉模塊104,響應于第一上拉節點A點的輸出電壓,將電源正極電壓VGH提供給輸出端子OUTPUT。優選的，輸入模塊101，包括:第一薄膜晶體管M29，其柵極連接第一時鐘信號CLK端，源極連接輸入信號STV端，漏極作為輸入模塊101的輸出節點，即下拉節點B點。優選的，下拉模塊102，包括:第二薄膜晶體管M28，其柵極連接下拉節點B點，源極連接第二時鐘信號CLKB端，漏極連接輸出端子OUTPUT ；電容C2，連接 于下拉節點B點和第二薄膜晶體管M28的漏極之間。優選的，反相模塊103，包括:第三薄膜晶體管M24，其柵極連接下拉節點B點，源極連接電源正極電壓端VGH，漏極連接第一上拉節點A點；第四薄膜晶體管M26，其柵極和漏極連接電源負極電壓VGL端，源極連接第一上拉節點A點。優選的，第一上拉模塊104，包括:第五薄膜晶體管M27，其柵極連接第一上拉節點A點，源極連接電源正極電壓VGH端，漏極連接輸出端子OUTPUT。參考圖3所示的控制時序圖，本實用新型實施例一提供的移位寄存器的驅動方法如下，包括:第一階段tl,第一時鐘信號CLK為低電平,第二時鐘信號CLKB高電平，輸入信號STV為低電平。由于第一時鐘信號CLK為低電平,第一薄膜晶體管M29導通,將輸入信號STV的低電平信號輸入到下拉節點B點，下拉節點B點的低電平使得第二薄膜晶體管M28和第三薄膜晶體管M24導通；導通的第三薄膜晶體管M24將電源正極電壓VGH的高電平輸出到第一上拉節點A，第一上拉節點A的高電平使得第五薄膜晶體管M27關；導通的第二薄膜晶體管M28將第二時鐘信號CLKB的高電平信號輸出到移位寄存器的輸出端子OUTPUT。第二階段t2，第一時鐘信號CLK為高電平，第二時鐘信號CLKB為低電平，輸入信號STV為高電平；下拉節點B點的低電平通過電容C2保持，且使得第二薄膜晶體管M28導通；導通的第二薄膜晶體管M28將第二時鐘信號CLKB的低電平輸出到輸出端子OUTPUT，同時起到將下拉節點B點的電位下拉功能。此時下拉節點B點的低電平，使得第三薄膜晶體管M24處于導通狀態，并將電源正極電壓VGH輸出的第一上拉節點A，使得第五薄膜晶體管M27關斷，保證了輸出端子OUTPUT接收第二薄膜晶體管M28的穩定信號。第三個階段t3，第一時鐘信號CLK為低電平，第二時鐘信號CLKB為高電平，輸入信號STV為高電平；由于第一時鐘信號CLK為低電平,第一薄膜晶體管M29導通,導通的第一薄膜晶體管M29將輸入信號STV的高電平輸出到下拉節點B點，下拉節點B點高電平將第二薄膜晶體管M28和第三薄膜晶體管M24關斷。第四薄膜晶體管M26接收電源低壓信號VGL的低電平并輸出到第一上拉節點A點，使得第五薄膜晶體管M27導通，導通的第五薄膜晶體管M27將電源高壓信號VGH的高電平輸出到輸出端子OUTPUT。第四階段t4,第一時鐘信號CLK為高電平,第二時鐘信號CLKB為低電平,輸入信號STV為高電平；下拉節點B點通過電容C2仍然保持第三階段t3的高電平，使得第二薄膜晶體管M28和第三薄膜晶體管M24處于關斷狀態。第二時鐘信號CLKB的的低電平無法通過第二薄膜晶體管M28輸出到輸出端子OUTPUT，從而不會影響輸出信號的穩定性。與此同時，第四薄膜晶體管M26接收電源低壓信號VGL的低電平并輸出到第一上拉節點A點，使得第五薄膜晶體管M27導通，導通的第五薄膜晶體管M27將電源高壓信號VGH的高電平輸出到輸出端子OUTPUT。第五階段t5,第一時鐘信號CLK為低電平,第二時鐘信號CLKB為高電平,輸入信號STV為高電平；與第三階段情況相同。以后各階段將重復第三階段和第四階段，并一直輸出高電平，直到再次接收到輸入信號STV的低電平，并根據接收到輸入信號STV的低電平的當時的時序進行輸出。本實用新型實施例有益效果如下:該移位寄存器改進部分或全部懸空節點，使之不再懸空；或者，對懸空節點所影響的薄膜晶體管的源漏極進行控制；從而提高了移位寄存器輸出的穩定性。本實用新型實 施例二提供一種移位寄存器，如圖4所示，該移位寄存器包括:輸入模塊101、下拉模塊102、反相模塊103、第一上拉模塊104和第二上拉模塊105 ;其中，輸入模塊101，響應于第一時鐘信號CLK，將輸入信號STV提供給下拉節點B點，其中下拉節點B點為輸入模塊101的輸出節點；下拉模塊102，存儲輸入信號STV和響應于下拉節點B點的輸出電壓，將第二時鐘信號CLKB提供給輸出端子OUTPUT ；反相模塊103，響應于下拉節點B點的輸出電壓，將電源正極電壓VGH或電源負極電壓VGL提供給第一上拉節點A點；第一上拉模塊104,響應于第一上拉節點A點的輸出電壓,將電源正極電壓VGH提供給輸出端子OUTPUT ；第二上拉模塊105，響應于下拉節點B點的輸出電壓和輸入信號STV，將電源正極電壓VGH提供給輸出端子OUTPUT。優選的，輸入模塊101，包括:第一薄膜晶體管M29，其柵極連接第一時鐘信號CLK，源極連接輸入信號STV端，漏極作為輸入模塊101的輸出節點，即下拉節點B點。優選的，下拉模塊102，包括:第二薄膜晶體管M28，其柵極連接下拉節點B點，源極連接第二時鐘信號CLKB端，漏極連接輸出端子OUTPUT ；電容C2，連接于下拉節點B點和第二薄膜晶體管M28的漏極之間。優選的，反相模塊103，包括:[0078]第三薄膜晶體管M24，其柵極連接下拉節點B點，源極連接電源正極電壓端VGH，漏極連接第一上拉節點A點；第四薄膜晶體管M26，其柵極和漏極連接電源負極電壓VGL端，源極連接第一上拉節點A點。優選的，第一上拉模塊104，包括:第五薄膜晶體管M27，其柵極連接第一上拉節點A點，源極連接電源正極電壓VGH端，漏極連接輸出端子OUTPUT。優選的，第二上拉模塊105，包括:第六薄膜晶體管M25，其柵極連接下拉節點B點，源極連接輸入信號STV端，漏極連接第二上拉節點C點；第七薄膜晶體管M30，其柵極連接第二上拉節點C點，源極連接電源正極電壓VGH端，漏極連接輸出端子OUTPUT。參考圖3所示的控制時序圖，本實用新型實施例二提供的移位寄存器的驅動方法如下，包括:第一階段tl,第一時鐘信號CLK為低電平,第二時鐘信號CLKB高電平，輸入信號STV為低電平。由于第一時鐘信號CLK為低電平,第一薄膜晶體管M29導通,將輸入信號STV的低電平信號輸入到下拉節點B點，下拉節點B點的低電平使得第二薄膜晶體管M28和第三薄膜晶體管M24導通；導通的第三薄膜晶體管M24將電源正極電壓VGH的高電平輸出到第一上拉節點A，第一上拉節點A的高電平使得第五薄膜晶體管M27關斷；導通的第二薄膜晶體管M28將第二時鐘信號CLKB 的高電平信號輸出到移位寄存器的輸出端子OUTPUT。同時，下拉節點B點的低電平使得第六薄膜晶體管M25導通，導通的第六薄膜晶體管M25將輸入信號STV的低電平輸出到第二上拉節點C點，第二上拉節點C點的低電平使得第七薄膜晶體管M30導通，導通的第七薄膜晶體管M30將電源正極電壓VGH的高電平輸出到輸出端子OUTPUT，保證輸出端信號穩定性。第二階段t2，第一時鐘信號CLK為高電平，第二時鐘信號CLKB為低電平，輸入信號STV為高電平；下拉節點B點的低電平通過電容C2保持，且使得第二薄膜晶體管M28導通；導通的第二薄膜晶體管M28將第二時鐘信號CLKB的低電平輸出到輸出端子OUTPUT，同時起到將下拉節點B點的電位下拉功能。此時下拉節點B點的低電平，使得第三薄膜晶體管M24處于導通狀態，并將電源正極電壓VGH輸出到第一上拉節點A點，使得第五薄膜晶體管M27關斷，保證了輸出端子OUTPUT接收第二薄膜晶體管M28的穩定信號。同時，下拉節點B點的低電平使得第六薄膜晶體管M25導通，導通的第六薄膜晶體管M25將輸入信號STV的高電平輸出到第二上拉節點C點，第二上拉節點C點的高電平使得第七薄膜晶體管M30關斷，不會影響移位寄存器的正常工作。第三個階段t3，第一時鐘信號CLK為低電平，第二時鐘信號CLKB為高電平，輸入信號STV為高電平；由于第一時鐘信號CLK為低電平,第一薄膜晶體管M29導通,導通的第一薄膜晶體管M29將輸入信號STV的高電平輸出到下拉節點B點，下拉節點B點高電平將第二薄膜晶體管M28、第三薄膜晶體管M24和第六薄膜晶體管M25關斷。第四薄膜晶體管M26接收電源低壓信號VGL的低電平并輸出到第一上拉節點A點，使得第五薄膜晶體管M27導通，導通的第五薄膜晶體管M27將電源高壓信號VGH的高電平輸出到輸出端子OUTPUT。需要注意的是，由于第六薄膜晶體管M25關斷，第二上拉節點C點處于懸空狀態，但是由于第二上拉節點C點控制的第七薄膜晶體管M30的源漏極信號均為高電平，因此不影響移位寄存器的運行，也不會影響輸出端子OUTPUT的輸出信號。第四階段t4,第一時鐘信號CLK為高電平,第二時鐘信號CLKB為低電平,輸入信號STV為高電平；下拉節點B通過電容C2仍然保持第三階段t3的高電平，使得第二薄膜晶體管M28、第三薄膜晶體管M24和第六薄膜晶體管M25關斷。第二時鐘信號CLKB的的低電平無法通過第二薄膜晶體管M28輸出到輸出端子OUTPUT，從而不會影響輸出信號的穩定性。與此同時，第四薄膜晶體管M26接收電源低壓信號VGL的低電平并輸出到第一上拉節點A點，使得第五薄膜晶體管M27導通，導通的第五薄膜晶體管M27將電源高壓信號VGH的高電平輸出到輸出端子OUTPUT。第七薄膜晶體管M30的源漏極信號均為高電平，因此不影響移位寄存器的運行，也不會影響輸出端子OUTPUT的輸出信號。第五階段t5,第一時鐘信號CLK為低電平,第二時鐘信號CLKB為高電平,輸入信號STV為高電平；與第三階段情況相同。以后各階段將重復第三階段和第四階段，并一直輸出高電平，直到再次接收到輸入信號STV的低電平，并根據接收到輸入信號STV的低電平的當時的時序進行輸出。本實用新型實施例有益效果如下:該移位寄存器改進部分或全部懸空節點，使之不再懸空；或者，對懸空節點所影響的薄膜晶體管的源漏極進行控制；從而提高了移位寄存器輸出的穩定性。需要說明的是，本實用新型以上實施例是以移位寄存器應用于單向掃描結構為例進行說明的。其中，所有 薄膜晶體管TFT均為P型TFT，且所有TFT在低電平時導通，高電平時斷開。但是，本實用新型的技術方案可以應用于薄膜晶體管TFT均為N型TFT或者為N型和P型混合設計的移位寄存器中，當均為N型TFT時，只需將如圖2或圖4所示的移位寄存器結構的各信號高低電位反向，電源正極電壓VGH與電源負極電壓VGL位置互換即可實現；N型和P型混合設計的移位寄存器的原理與之類似，在此不再重復描述。本實用新型實施例提供一種顯示裝置，包括級聯的如上述的移位寄存器，級聯移位寄存器如圖5所示，包括η個級聯的如實施例一或實施例二所述的移位寄存器(在此只示了一部分);為每一移位寄存器均提供第一時鐘信號CLK,第二時鐘信號CLKB,電源正極電壓VGH和電源負極電壓VGL ;同時前一級移位寄存器的輸出端子OUTPUT與后一級移位寄存器的輸入信號STV端連接。級聯移位寄存器的時序如圖6所示(僅示出部分級聯移位寄存器的時序圖)，tl至t6階段,后一級移寄存器的輸出信號時序相比于前一級移寄存器的輸出信號時序，低電平向后順延。顯然，本領域的技術人員可以對本實用新型進行各種改動和變型而不脫離本實用新型的精神和范圍。這樣，倘若本實用新型的這些修改和變型屬于本實用新型權利要求及其等同技術的范圍之內，則本實用新型也意圖包含這些改動和變型在內。
權利要求1.一種移位寄存器，其特征在于，該移位寄存器包括:輸入模塊、下拉模塊、反相模塊和第一上拉模塊；其中， 所述輸入模塊，響應于第一時鐘信號，將輸入信號電壓提供給下拉節點，其中下拉節點為所述輸入模塊的輸出節點； 所述下拉模塊，存儲所述輸入信號電壓和響應于所述下拉節點的輸出電壓將第二時鐘信號提供給輸出端子； 所述反相模塊，響應于所述下拉節點的輸出電壓，將電源正極電壓或電源負極電壓提供給第一上拉節點； 所述第一上拉模塊，響應于所述第一上拉節點的輸出電壓將所述電源正極電壓提供給所述輸出端子。
2.如權利要求1所述的移位寄存器，其特征在于，所述輸入模塊，包括: 第一薄膜晶體管，其柵極連接第一時鐘信號端，源極連接輸入信號端，漏極作為所述輸入模塊的所述輸出節點，即所述下拉節點。
3.如權利要求1所述的移位寄存器，其特征在于，所述下拉模塊，包括: 第二薄膜晶體管，其柵極連接所述下拉節點，源極連接第二時鐘信號端，漏極連接所述輸出端子； 電容，連接于所述下拉節點和所述第二薄膜晶體管的漏極之間。
4.如權利要求1所述的移位寄存器，其特征在于，所述反相模塊，包括: 第三薄膜晶體管，其柵極連接所述下拉節點，源極連接電源正極電壓端，漏極連接所述第一上拉節點； 第四薄膜晶體管，其柵極和漏極連接電源負極電壓端，源極連接所述第一上拉節點。
5.如權利要求1所述的移位寄存器，其特征在于，所述第一上拉模塊，包括: 第五薄膜晶體管，其柵極連接所述第一上拉節點，源極連接電源正極電壓端，漏極連接所述輸出端子。
6.如權利要求1至5任一項所述的移位寄存器，其特征在于，還包括第二上拉模塊，響應于所述下拉節點的輸出電壓和所述輸入信號，將所述電源正極電壓提供給所述輸出端子。
7.如權利要求6所述的移位寄存器，其特征在于，所述第二上拉模塊，包括: 第六薄膜晶體管，其柵極連接所述下拉節點，源極連接輸入信號端，漏極連接第二上拉節點； 第七薄膜晶體管，其柵極連接所述第二上拉節點，源極連接電源正極電壓端，漏極連接所述輸出端子。
8.—種顯示裝置，其特征在于，包括級聯的如權利要求f 7任一權項所述的移位寄存器。
專利摘要本實用新型公開了一種移位寄存器和顯示裝置，該移位寄存器包括輸入模塊、下拉模塊、反相模塊和第一上拉模塊；輸入模塊，響應于第一時鐘信號，將輸入信號電壓提供給下拉節點，其中下拉節點為輸入模塊的輸出節點；下拉模塊，存儲輸入信號電壓和響應于下拉節點將第二時鐘信號提供給輸出端子；反相模塊，響應于下拉節點，將電源正極電壓或電源負極電壓提供給第一上拉節點；第一上拉模塊，響應于第一上拉節點將電源正極電壓提供給輸出端子。該移位寄存器改進一部分懸空節點或全部懸空節點，使之不再懸空；或者，對懸空節點所影響的薄膜晶體管的源漏極進行控制；從而提高了移位寄存器輸出的穩定性。
文檔編號G09G3/36GK203118416SQ201320090139
公開日2013年8月7日 申請日期2013年2月27日 優先權日2013年2月27日
發明者馬占潔 申請人:京東方科技集團股份有限公司