接口電路及其時鐘輸出法、數據處理電路及系統的制作方法

專利名稱：接口電路及其時鐘輸出法、數據處理電路及系統的制作方法
技術領域：
本發明涉及接口電路、數據處理電路、數據處理系統、集成電路、接口電路的時鐘輸出方法。
背景技術：
汽車音響、家用音響等一套設備內置有執行與音頻有關的數據處理用的多個數據處理電路。這些數據處理電路經由微型計算機等控制器和適當的總線而并聯連接，通過從控制器供給數據，從而一邊與其他數據處理電路實行的數據處理同步，一邊執行所請求的數據處理。
參照圖9，說明具有多個數據處理電路和控制器的數據處理系統。圖9是用來說明具有多個數據處理電路和控制器的數據處理系統的框圖。另外，在圖9中，多個數據處理電路是PLL(Phase Locked Loop)、LCD(LiquidCrystal Display)驅動器、DSP(Digital Signal Processor)、FM多路接收電路，但并不限于此。
控制器2與PLL4、LCD驅動器6、DSP8、FM多路接收電路10之間，通過發送控制信號CE用的數據總線DB1、發送時鐘CL用的數據總線DB2、發送數據DI用的數據總線DB3、發送數據DO用的數據總線DB4而適當地連接著。
控制器2向PLL4、LCD驅動器6、DSP8、FM多路接收電路10輸出控制信號CE、時鐘CL、數據DI。另外，控制器2在向PLL4、LCD驅動器6、DSP8、FM多路接收電路10輸出控制信號CE、時鐘CL的同時，從PLL4、LCD驅動器6、DSP8、FM多路接收電路10輸入數據DO。另外，控制器2與PLL4、LCD驅動器6、DSP8、FM多路接收電路10之間也可以不通過數據總線DB4相連。例如，控制器2和LCD驅動器6之間不通過數據總線DB4相連。
PLL4執行電子調諧器的調諧處理等，具有在其與控制器2之間輸入輸出數據的接口電路4A和保持從接口電路4A輸出的數據的數據寄存器4B。另外，LCD驅動器6執行電子調諧器的頻率顯示處理等，具有在其與控制器2之間輸入數據的接口電路6A和保持從接口電路6A輸出的數據的數據寄存器6B。此外，DSP8例如執行音頻數據的數字處理，具有在其與控制器2之間輸入輸出數據的接口電路8A和保持從接口電路8A輸出的數據的數據寄存器8B。進一步，FM多路接收電路10譯碼處理FM多路復用的重疊數據，具有在其與控制器2之間輸入輸出數據的接口電路10A和保持從接口電路10A輸出的數據的數據寄存器10B。
＝＝＝接口電路的一例＝＝＝參照圖9、圖10、圖11，說明用于圖9的PLL4、LCD驅動器6、DSP8、FM多路接收電路10的接口電路的一例。圖10是表示接口電路的一例的圖。圖11是說明圖10的接口電路的動作用的時間圖。另外，圖10的接口電路沒有向控制器2輸出數據DO用的數據總線DB4。
接口電路輸入控制信號CE、時鐘CL、數據DI，輸出時鐘SCL、數據SDI。接口電路由AND門102和AND門104(時鐘輸出電路)構成。AND門102根據控制信號CE的電平，輸出數據DI來作為數據SDI。即，AND門102在控制信號CE為“L”(低電平)時關閉門，在控制信號CE為“H”(高電平)時打開門，輸出數據DI來作為數據SDI。另外，AND門104根據控制信號CE的電平輸出時鐘CL來作為時鐘SCL。即，AND門104在控制信號CE為“L”時，關閉門，在控制信號CE為“H”時，打開門，而輸出時鐘CL作為時鐘SCL。
控制器2在控制信號CE為“L”時，將時鐘CL固定為“L”，同時，將數據DI設為不恒定。另外，控制器2在控制信號CE為“H”時，輸出時鐘CL和與該時鐘CL同步的數據DI。即，當控制信號CE為“L”時，從AND門102輸出“L”的數據SDI，從AND門104輸出“L”的時鐘SCL。另外，當控制信號CE為“H”時，從AND門102輸出與數據DI相同的數據SDI，從AND門104輸出與時鐘CL相同的時鐘SCL。由此，數據寄存器同步于時鐘SCL，串行輸入數據SDI后保持。數據處理電路使用數據寄存器保持的比特值來執行適當的數據處理。另外，控制器2在輸出時鐘CL和數據DI時，必須將成為目標的數據處理電路設為啟動，將與目標不同的其他數據處理電路設為禁止。因此，控制器2本身的程序處理負擔變大。
＝＝＝接口電路的其他例子＝＝＝參照圖9、圖13、圖14，說明用于圖9的PLL4、LCD驅動器6、DSP8、FM多路接收電路10的接口電路的其他例子。圖13是表示接口電路的其他例的電路圖。圖14是說明圖13的接口電路的動作用的時間圖。另外，圖1 3的接口電路沒有向控制器2輸出數據DO用的數據總線DB4。這里，圖13的接口電路以硬件識別成為目標的數據處理電路。由此，可以減輕控制器2本身的程序處理的負擔。
PLL4、LCD驅動器6、DSP8、FM多路復用電路10具有識別各自用的固有的地址碼。另外，控制器2在控制信號CE為“L”時，輸出時鐘CL和同步于該時鐘CL的數據DI(地址碼A0～A7)，在控制信號CE為“H”時，輸出時鐘CL和與該時鐘CL同步的同時、接著數據DI(地址碼A0～A7)的數據DI(數據D0～Dn-1)。此外，控制器2即使在控制信號CE為“L”時，也在輸出數據DI(地址碼A0～A7)之外的期間內，將時鐘CL固定為“L”。另外，地址碼并不限于8比特。
接口電路輸入控制信號CE、時鐘CL、數據DI，輸出時鐘SCL、數據SDI。接口電路由地址寄存器202、地址譯碼器204、延遲電路206、反相器208、AND門210、OR門212、D型觸發器214、AND門216、AND門218(時鐘輸出電路)構成。地址寄存器202在時鐘CL上升的定時中，串行輸入數據DI(地址碼A0～A7)。地址譯碼器204譯碼輸入到地址寄存器202的8比特的地址碼A0～A7是否與預定的固有地址碼一致，在兩者的地址碼一致時，例如，輸出“H”。而且，地址譯碼器204是具有PLA(Programmable Logic Array)、邏輯門等的硬件。OR門212僅在從控制信號CE從“H”變為“L”的變化點到延遲電路206的延遲時間中輸出“L”。AND門210僅在從控制信號CE從“H”變為“L”的變化點到延遲電路206的延遲時間中輸出“H”。由此，D型觸發器214在控制信號CE從“H”變為“L”的變化點中復位，在控制信號CE從“L”變為“H”的變化點中保持地址譯碼器204的譯碼輸出，同時，輸出與該譯碼輸出相同的數據EN。即，D型觸發器214在輸入到地址寄存器202的8比特的地址碼A0～A7與分配給PLL4、LCD驅動器6、DSP8、FM多路接收電路10等各數據處理電路的固有地址碼一致時，輸出“H”的數據EN。AND門216根據數據EN的電平，輸出數據DI(數據D0～Dn-1)來作為數據SDI。即，AND門216在數據EN為“L”時，關閉門，在數據EN為“H”時，打開門后輸出數據DI(數據D0～Dn-1)來作為數據SDI。另外，AND門218根據控制信號CE和數據EN的電平，輸出時鐘CL來作為時鐘SCL。即，AND門218在控制信號CE和數據EN的之一為“L”時關閉門，在控制信號CE和數據EN為“H”時打開門，并輸出時鐘CL來作為時鐘SCL。
由于控制信號CE為“L”時，數據EN也為“L”，所以從AND門216輸出“L”的數據SDI，從AND門218輸出“L”的時鐘SCL。另外，由于控制信號CE為“H”時，數據EN也為“H”，所以從AND門216輸出與數據DI(數據D0～Dn-1)相同的數據SDI，從AND門218輸出與時鐘CL相同的時鐘SCL。由此，數據寄存器同步于時鐘SCL而串行輸入數據SDI后保持。數據處理電路使用數據寄存器保持的比特值來執行適當的數據處理。
專利文獻1特公平3-31298號公報在控制器2中，在根據控制器2本身的標準，停止時鐘CL時，有將時鐘CL固定為“L”的控制器和將時鐘CL固定為“H”的控制器。
圖11是說明控制器2為將時鐘CL固定為“L”的樣式時的圖10的接口電路的動作用的時間圖。另一方面，圖12是說明控制器2為將時鐘CL固定為“H”的樣式時的圖10的接口電路的動作用的時間圖。在控制器2為將時鐘CL固定為“H”的后者的樣式時，AND門104在AND門102輸出數據D0之前的定時中，輸出一個時鐘(偽時鐘)。由此，有數據寄存器保持數據D0之前的數據“L”，數據處理電路錯誤執行數據處理的危險。
另外，圖14是說明控制器2為將時鐘CL固定為“L”的樣式時的圖13的接口電路的動作用的時間圖。另一方面，圖15是控制器2為將時鐘CL固定為“H”的樣式時的圖13的接口電路的動作用的時間圖。在控制器2為將時鐘CL固定為“H”的后者的樣式時，AND門216在數據D0之前輸出地址碼A7，AND門218在AND門216輸出地址碼A7的定時中，輸出一個時鐘(偽時鐘)。由此，有數據寄存器保持了地址碼A7，數據處理電路錯誤執行數據處理的危險。
此外，即使設數據處理電路或接口電路包括計數時鐘SCL的數目的時鐘計數器，但根據控制器2的樣式，而有不能輸出與數據SDI的比特數數目相同的時鐘SCL，不能正確執行數據處理的危險。進一步，即使設數據處理電路或接口電路包括對應于控制器2的樣式的多個時鐘計數器、復雜的時鐘計數器，也有想要避免的電路規模極大的問題。

發明內容
本發明的目的在于提供一種接口電路、數據處理電路、數據處理系統、集成電路、接口電路的時鐘輸出方法。
解決所述問題用的主要發明是一種接口電路，其中根據用來輸出時鐘和數據的控制信號從一個電平變為另一電平，對同步于時鐘而串行輸入數據的數據寄存器輸出所述時鐘和所述數據，其特征在于，包括檢測所述控制信號從一個電平變為另一電平時的所述時鐘的電平，向所述數據寄存器輸出與所述數據的比特數數目相同的所述時鐘的時鐘輸出機構。
該接口電路在適當的定時中向數據寄存器輸出適當的數據。由此，該接口電路在使電路規模降低的同時，降低了成本，進一步，防止了后級電路規模增大，并使數據處理可靠。
根據本發明，在減小了電路規模的同時，使成本降低，進一步，使后級的數據處理可靠。


圖1是表示本發明的接口電路的一例的電路圖。
圖2是表示圖1的改良例的電路圖。
圖3是用來說明控制器為將時鐘CL固定為“L”的樣式時的圖1的接口電路的動作的時間圖。
圖4是用來說明控制器為將時鐘CL固定為“H”的樣式時的圖1的接口電路的動作的時間圖。
圖5是表示本發明的接口電路的另一例的電路圖。
圖6是表示圖5的改良例的電路圖。
圖7是用來說明控制器為將時鐘CL固定為“L”的樣式時的圖5的接口電路的動作的時間圖。
圖8是用來說明控制器為將時鐘CL固定為“H”的樣式時的圖5的接口電路的動作的時間圖。
圖9是用來說明具有多個數據處理電路和控制器的數據處理系統的框圖。
圖10是表示現有的接口電路的一例的電路圖。
圖11是用來說明控制器為將時鐘CL固定為“L”的樣式時的圖10的接口電路的動作的時間圖。
圖12是用來說明控制器為將時鐘CL固定為“H”的樣式時的圖10的接口電路的動作的時間圖。
圖13是表示現有的接口電路的另一例的電路圖。
圖14是用來說明控制器為將時鐘CL固定為“L”的樣式時的圖13的接口電路的動作用的時間圖。
圖15是用來說明控制器為將時鐘CL固定為“H”的樣式時的圖13的接口電路的動作用的時間圖。
圖中2-控制器，4-PLL，6-LCD驅動器，8-DSP，10-電子調諧器，302-AND門(數據輸出電路)，30、314-邏輯電路(時鐘輸出機構、時鐘輸出電路)，306-反相器，308-AND門，310-鎖存電路，312、316-AND門(門電路)，402-地址寄存器，404-地址譯碼器，414-D型觸發器，416-AND門(數據輸出電路)，418、428-邏輯電路(時鐘輸出機構、時鐘輸出電路)，420-反相器，422-AND門，424-鎖存電路，426、430-AND門(門電路)。
具體實施例方式
根據本說明書和附圖的記載，至少可以明白下列事項。
＝＝＝接口電路的一例＝＝＝
參照圖1、圖2、圖3、圖4，說明用于圖9的PLL4、LCD驅動器6、DSP8、FM多路接收電路10的本發明的接口電路。圖1是用來說明本發明的接口電路的一例的電路圖。圖2是用來說明圖1的改良例的電路圖。圖3是用來說明控制器2為將時鐘CL固定為“L”的樣式時的圖1的接口電路的動作的時間圖。進一步，圖4是用來說明控制器2為將時鐘CL固定為“H”的樣式時的圖1的接口電路的動作的時間圖。另外，圖1的接口電路沒有向控制器2輸出數據DO用的數據總線DB4。
<接口電路的構成>
控制器2在控制信號CE為“L”時，將時鐘CL固定為“L”，同時，將數據DI設為不恒定。另外，控制器2在控制信號CE為“H”時，輸出時鐘CL以及與該時鐘CL同步的數據DI。
接口電路輸入控制信號CE、時鐘CL、數據DI，輸出時鐘SCL、數據SDI。接口電路由AND門302(數據輸出電路)和邏輯電路304(時鐘輸出機構、時鐘輸出電路)構成。AND門302根據控制信號CE的電平，輸出數據DI來作為數據SDI。即，AND門302在控制信號CE為“L”時，關閉門，在控制信號CE為“H”時，打開門，輸出數據DI來作為數據SDI。
邏輯電路304根據控制信號CE的電平，輸出時鐘CL來作為時鐘SCL。更詳細的，邏輯電路304由反相器306、AND門308、鎖存電路310和AND門312(門電路)構成。反相器306輸出相對于時鐘CL的反轉邏輯/CL。AND門308根據控制信號CE的電平輸出反轉時鐘/CL來作為鎖存時鐘LCL。即，AND門308在控制信號CE為“L”時，關閉門，在控制信號CE為“H”時，打開門，輸出反轉時鐘/CL來作為鎖存時鐘LCL。鎖存電路310根據鎖存時鐘LCL的電平，鎖存成為“H”的電壓V(用來允許時鐘SCL的輸出的數據)，并作為數據SCLEN輸出。即，鎖存電路310在鎖存時鐘LCL從“L”上升到“H”的定時，即，在控制信號CE成為“H”的同時、時鐘CL成為“L”的定時中，通過鎖存電壓V，而輸出“H”的數據SCLEN。另外，鎖存電路310在控制信號CE為“L”時，進行復位，而輸出“L”的數據SCLEN。AND門312根據控制信號CE和數據SCLEN的電平，輸出時鐘CL來作為時鐘SCL。即，AND門312在控制信號CE和數據SCLEN的之一是“L”時，關閉門，在控制信號CE和數據SCLEN為“H”時，打開門并輸出時鐘CL來作為時鐘SCL。
圖2的邏輯電路314是能與圖1的邏輯電路304置換的電路。另外，對于圖2中的與圖1相同的元件，在記為同一符號的同時，省略說明。
AND門316根據數據SCLEN的電平，輸出時鐘CL來作為時鐘SCL。即，AND門316在數據SCLEN為“L”時，關閉門，在數據SCLEN為“H”時，打開門，并輸出時鐘CL來作為時鐘SCL。
由此，邏輯電路314不需要向AND門316供給控制信號CE用的信號線。即，在集成化具有邏輯電路314的接口電路的情況下，由于不需要芯片上的上述信號線的引線，所以可降低調制波等噪聲的影響，進一步，可以使集成電路小型化。
<接口電路的動作>
參照圖1和圖3，說明控制器2為將時鐘CL固定為“L”后停止的樣式時的接口電路的動作。
在控制信號CE為“L”時，從AND門302輸出“L”的數據SDI。這時，由于復位鎖存電路310，所以從AND門312輸出“L”的時鐘SCL。
在為控制信號CE在從“L”上升到“H”的定時時，由于在控制信號CE為“H”的同時，時鐘CL為“L”的狀態下停止，所以AND門308輸出上升到“H”的鎖存時鐘LCL。這時，由于鎖存電路310解除復位，所以在鎖存時鐘LCL上升到“H”的定時中通過鎖存電壓V，而輸出“H”的數據SCLEN。
當控制信號CE為“H”時，從AND門302輸出與數據DI相同的數據SDI。這時，由于鎖存電路310鎖存電壓V，所以從AND門312輸出與時鐘CL相同的時鐘SCL。
在連接將時鐘CL固定為“L”的樣式的控制器2和具有圖1的接口電路的數據處理電路的情況下，用來打開AND門312的數據SCLEN在與控制信號CE從“L”上升到“H”的定時相同的定時中，從“L”上升到“H”。即，從AND門312輸出與數據SDI同步的同時、與數據SDI的比特數數目相同的時鐘SCL。由此，數據寄存器同步于時鐘SCL而串行輸入數據SDI后進行保持。數據處理電路使用數據寄存器保持的比特值來執行適當的數據處理。
接著，參照圖1和圖4，說明控制器2為將時鐘CL固定為“H”后停止的樣式時的接口電路的動作。
在控制信號CE為“L”時，從AND門302輸出“L”的數據SDI。這時，由于復位鎖存電路310，所以從AND門312輸出“L”的時鐘SCL。
在為控制信號CE從“L”上升到“H”的定時時，由于時鐘CL在“H”狀態下停止，所以AND門308輸出“L”的鎖存時鐘LCL。這時，鎖存電路310僅解除復位，不鎖存電壓V。之后，在為停止的時鐘CL最初從“H”下降到“L”的定時時，由于控制信號CE為“H”的同時，時鐘CL為“L”，所以AND門308輸出上升到“H”的鎖存時鐘LCL。這時，鎖存電路310在鎖存時鐘LCL上升到“H”的定時中，通過鎖存電壓V，而輸出“H”的數據SCLEN。
在控制信號CE為“H”時，從AND門302輸出與數據DI相同的數據SDI。進一步，控制信號CE和數據SCLEN為“H”時，由于鎖存電路310鎖存電壓V，所以從AND門312輸出與時鐘CL相同的時鐘SCL。
在連接將時鐘CL固定為“H”的樣式的控制器2和具有圖1的接口電路的數據處理電路的情況下，在用來打開AND門312的數據SCLEN在比控制信號CE從“L”上升到“H”的定時晚的定時中，即，與停止的時鐘CL最初從“H”下降到“L”的定時相同的定時中從“L”上升到“H”。即，從AND門312輸出與數據SDI同步的同時、與數據SDI的比特數數目相同的時鐘SCL。由此，數據寄存器同步于時鐘SCL而串行輸入數據SDI后進行保持。數據處理電路使用數據寄存器保持的比特值來執行適當的數據處理。
另外，控制器2在輸出時鐘CL和數據DI時，啟動成為目標的數據處理電路，禁止不是目標的其他數據處理電路。
＝＝＝接口電路的其他例子＝＝＝參照圖5、圖6、圖7、圖8，說明用于圖9的PLL4、LCD驅動器6、DSP8、FM多路接收電路10的接口電路的其他例子。圖5是用來說明接口電路的其他例子的電路圖。圖6是用來說明圖5的改良例的電路圖。圖7是用來說明控制器2為將時鐘CL固定為“L”的樣式時的圖5的接口電路的動作的時間圖。進一步，圖8是用來說明控制電路2為將時鐘CL固定為“H”的樣式時的圖5的接口電路的動作的時間圖。另外，圖5的接口電路沒有向控制器2輸出數據DO用的數據總線DB4。在這里，圖5的接口電路以硬件來識別成為目標的數據處理電路。
<接口電路的構成>
PLL4、LCD驅動器6、DSP8、FM多路接收電路10具有識別各自用的固有的地址碼。另外，控制器2在控制信號CE為“L”時，輸出時鐘CL和同步于該時鐘CL的數據DI(地址碼A0～A7)，當控制信號CE為“H”時，輸出時鐘CL和與該時鐘CL同步且接著數據DI(地址碼A0～A7)的數據DI(數據D0～Dn-1)。另外，控制器2即使在控制信號CE為“L”時，也在輸出數據DI(地址碼A0～A7)之外的期間將時鐘CL固定為“L”(圖7)或“H”(圖8)。另外，地址碼并不限于8比特。
接口電路輸入控制信號CE、時鐘CL、數據DI，輸出時鐘SCL、數據SDI。接口電路由地址寄存器402、地址譯碼器404、延遲電路406、反相器408、AND門410、OR門412、D型觸發器414、AND門416(數據輸出電路)和邏輯電路418(時鐘輸出機構、時鐘輸出電路)構成。地址寄存器402在時鐘CL上升的定時中串行輸入數據DI(地址碼A0～A7)。地址譯碼器404譯碼輸入到地址寄存器402中的8比特的地址碼A0～A7是否與預定的固有地址碼一致，在兩者的地址碼一致的情況下例如輸出“H”。另外，地址譯碼器404是具有PLA、邏輯門等的硬件。OR門412僅在從控制信號CE從“H”變為“L”的變化點到延遲電路406的延遲時間中輸出“L”。AND門410僅在控制信號CE從“L”變為“H”的變化點到延遲電路406的延遲時間中輸出“H”。由此，D型觸發器414在控制信號CE從“H”變為“L”的變化點被復位，在控制信號CE從“L”變為“H”的變化點保持地址譯碼器404的譯碼輸出，同時輸出與該譯碼輸出相同的數據EN。即，D型觸發器414在輸入地址寄存器402的8比特的地址碼A0～A7與分配給PLL4、LCD驅動器6、DSP8、FM多路接收電路10等各數據處理電路的固有地址碼一致時，輸出“H”的數據EN。AND門416根據數據EN的電平，輸出數據DI(數據D0～Dn-1)來作為數據SDI。即，AND門416在數據EN為“L”時，關閉門，在數據EN為“H”時，打開門并生成數據DI(數據D0～Dn-1)來作為數據SDI。
另外，邏輯電路418根據控制信號CE和數據EN的電平，輸出時鐘CL來作為時鐘SCL。更詳細的，邏輯電路418由反相器420、AND門422、鎖存電路424、AND門426(門電路)構成。反相器420輸出相對于時鐘CL的反轉時鐘/CL。AND門422根據數據EN的電平，輸出反轉時鐘/CL來作為鎖存時鐘LCL。即，AND門422在數據EN為“L”時關閉門，在數據EN為“H”時，打開門并輸出反轉時鐘/CL來作為鎖存時鐘LCL。鎖存電路424根據鎖存時鐘LCL的電平，鎖存為“H”的電壓V(允許時鐘SCL的輸出用的數據)，并作為數據SCLEN輸出。即，鎖存電路424在鎖存時鐘LCL從“L”上升到“H”的定時中，即，數據EN從“L”到“H”的同時、時鐘CL從“H”到“L”的定時中，通過鎖存電壓V而輸出“H”的數據SCLEN。而且，鎖存電路424在數據EN為“L”時，進行復位，輸出“L”的數據SCLEN。AND門426根據控制信號CE和數據SCLEN的電平，輸出時鐘CL來作為時鐘SCL。即，AND門426在控制信號CE和數據SCLEN的之一為“L”時，關閉門，在控制信號CE和數據SCLEN為“H”時，打開門后，并輸出時鐘CL來作為時鐘SCL。
圖6的邏輯電路428是能與圖5的邏輯電路418置換的電路。另外，對于圖6的與圖5相同的元件，記為同一序號的同時，省略說明。
AND門430根據數據SCLEN的電平，輸出時鐘CL來作為時鐘SCL。即，AND門430在數據SCLEN為“L”時，關閉門，在數據SCLEN為“H”時，打開門，輸出時鐘CL來作為時鐘SCL。
由此，邏輯電路428不需要向AND門430供給控制信號CE用的信號線。即，在集成化具有邏輯電路428的接口電路的情況下，由于不需要芯片上的上述信號線的引線，故可以降低調制波等噪聲的影響，進一步可以小型化集成電路。
<接口電路的動作>
參照圖5和圖7，說明控制器2為將時鐘CL固定為“L”后停止的樣式時的接口電路的動作。
在控制信號CE為“L”時，同步于時鐘CL向地址寄存器402串行輸入數據DI(地址碼A0～A7)。這時，D型觸發器414在復位后，僅解除復位，不保持地址譯碼器404的譯碼輸出。即，從AND門416輸出“L”的數據SDI。另外，鎖存電路424由從D型觸發器414輸出的“L”的數據EN來進行復位。即，從AND門426輸出“L”的時鐘SCL。
在控制信號CE從“L”上升到“H”的定時中，D型觸發器414保持地址譯碼器404的譯碼輸出。并且，D型觸發器414在輸入到地址寄存器402的8比特的地址碼A0～A7與預定的固有地址碼一致時，輸出“H”的數據EN。這時，由于在數據EN為“H”的同時，時鐘CL在“L”的狀態下停止，所以AND門422輸出從“L”上升到“H”的鎖存時鐘LCL。進一步，鎖存電路424由于解除復位，所以在鎖存時鐘LCH上升到“H”的定時中通過鎖存電壓V來輸出“H”的數據SCLEN。
當控制信號CE為“H”時，由于數據EN為“H”，所以從AND門416輸出與數據DI相同的數據SDI(數據D0～Dn-1)。這時，由于鎖存電路424鎖存電壓V，所以從AND門426輸出與時鐘CL相同的時鐘SCL。
在連接將時鐘CL固定為“L”的樣式的控制器2和具有圖5的接口電路的數據處理電路的情況下，用來打開AND門426的數據SCLEN在與控制信號CE和數據EN從“L”上升到“H”的定時相同的定時中從“L”上升到“H”。即，從AND門426輸出與數據SDI(數據D0～Dn-1)的比特數相同且同步的時鐘SCL。由此，數據寄存器同步于時鐘SCL而串行輸入數據SDI后保持。數據處理電路使用數據寄存器保持的比特值來執行適當的數據處理。
接著，參照圖5和圖8，說明控制器2為將時鐘CL固定為“H”后停止的樣式時的接口電路的動作。
在控制信號CE為“L”時，同步于時鐘CL向地址寄存器402串行輸入數據DI(地址碼A0～A7)。這時，D型觸發器414在復位后，僅解除復位，不保持地址譯碼器404的譯碼輸出。即，從AND門416輸出“L”的數據SDI。另外，鎖存電路424由從D型觸發器414輸出的“L”的數據EN來進行復位。即，從AND門426輸出“L”的時鐘SCL。
在控制信號CE從“L”上升到“H”的定時中，D型觸發器414保持地址譯碼器404的譯碼輸出。并且，D型觸發器414在輸入到地址寄存器402的8比特的地址碼A0～A7與預定的固有地址碼一致時，輸出“H”的數據EN。這時，由于時鐘CL在“H”下停止，所以AND門422輸出“L”的鎖存時鐘LCL。進一步，鎖存電路424僅解除復位，不鎖存電壓V。然后，在停止的時鐘CL最初從“H”下降到“L”的定時中，由于在數據EN成為“H”的同時，時鐘CL為“L”，故AND門422輸出上升到“H”的鎖存時鐘LCL。再有，鎖存電路424在鎖存時鐘LCL上升到“H”的定時中，通過鎖存電壓V來輸出“H”的數據SCLEN。
在數據EN為“H”時，從AND門416輸出與數據DI相同的數據SDI(數據D0～Dn-1)。進一步，在控制信號CE和數據SCLEN為“H”時，由于鎖存電路424鎖存電壓V，所以從AND門426輸出與時鐘CL相同的時鐘SCL。
在連接將時鐘CL固定為“H”的樣式的控制器2和具有圖5的接口電路的數據處理電路的情況下，用來打開AND門426的數據SCLEN在比控制信號CE和數據EN從“L”上升到“H”的定時晚的定時中，即，與停止的時鐘CL最初從“H”下降到“L”的定時相同的定時中，從“L”上升到“H”。即，從AND門426輸出與數據SDI(數據D0～Dn-1)數目相同且同步的時鐘SCL。由此，數據寄存器同步于時鐘SCL而串行輸入數據SDI后保持。數據處理電路使用數據寄存器保持的比特值來執行適當的數據處理。
另外，由于不存在與從AND門416輸出的數據SDI(地址碼A7)同步的時鐘SCL，故數據寄存器不保持地址碼A7。
如上所述，在根據控制信號CE從“L”變化到“H”，對同步于時鐘SCL來串行輸入數據SDI的數據寄存器4B、6B、8B、10B適當輸出時鐘SCL和數據SDI的接口電路中，包括檢測出控制信號CE從“L”變化到“H”時的時鐘CL的電平，并將與數據SDI的比特數數目相同的時鐘SCL適當輸出到數據寄存器4B、6B、8B、10B的邏輯電路304、418。
該邏輯電路304、418以硬件檢測控制信號CE從“L”變為“H”時的時鐘CL的電平。即，邏輯電路304、418在控制信號CE從“L”變為“H”時的時鐘CL在“L”狀態下停止時，輸出與時鐘CL相同的時鐘SCL，當控制信號CE從“L”變為“H”時的時鐘CL在“H”狀態下停止時，輸出與停止的時鐘CL最初從“H”變為“L”后的時鐘CL相同的時鐘SCL。即，邏輯電路304、418輸出與數據SDI的比特數數目相同且同步的時鐘SCL，而與控制器2為將時鐘CL固定為“L”或“H”的其中之一的樣式無關。并且，數據寄存器4B、6B、8B、10B在適當的定時中保持數據SDI，數據處理電路執行適當的數據處理。由此，由于不需要對應于控制器2的樣式的多個時鐘計數器、復雜的時鐘計數器等，故在降低電路規模的同時，降低成本，進一步使后級的數據處理可靠。另外，接口電路也可以在控制信號CE為“L”時輸出時鐘SCL和數據SDI。這種情況下，接口電路可以有用來反轉控制信號CE并輸入的反相器(未圖示)。
另外，在該接口電路中，邏輯電路418只在控制信號CE為“L”時，輸入的地址碼(A0～A7)與預定的地址碼一致的情況下，檢測控制信號CE從“L”變為“H”時的時鐘CL的電平，并向數據寄存器4B、6B、8B、10B適當輸出與數據SDI的比特數數目相同的時鐘SCL。該接口電路可以用硬件可靠地檢測出成為目標的數據處理電路。
此外，在根據控制信號CE從“L”變為“H”，而對同步于時鐘SCL串行輸入數據SDI的數據寄存器4B、6B、8B、10B適當輸出時鐘SCL和數據SDI的接口電路中，也能實現檢測控制信號CE從“L”變為“H”時的時鐘CL的電平，并向數據寄存器4B、6B、8B、10B適當輸出與數據SDI的比特數數目相同的時鐘SCI的接口電路的時鐘輸出方法。
再有，在該接口電路的時鐘輸出方法中，也能實現僅在控制信號CE為“L”時輸入的地址碼(A0～A7)與預定的地址碼一致的情況下，檢測控制信號CE從“L”變為“H”時的時鐘CL的電平，向數據寄存器4B、6B、8B、10B適當輸出與數據SDI的比特數數目相同的時鐘SCL。
＝＝＝數據處理電路＝＝＝在PLL4、LCD驅動器、DSP8、FM多路接收電路10等數據處理電路中設置圖1、圖2、圖5、圖6的接口電路。由此，在減小數據處理電路的電路規模的同時，降低了成本。
＝＝＝數據處理系統＝＝＝
具有圖1、圖2、圖5、圖6的接口電路的數據處理電路經由控制器2和數據總線DB1、DB2、DB3、DB4而適當連接，與控制器2一起實現數據處理系統。由此，數據處理系統在減小電路規模的同時，降低成本，能在預定的基板區域中設置更多的數據處理電路。
＝＝＝集成電路＝＝＝圖1、圖2、圖5、圖6的接口電路也可以是在芯片上形成的集成電路。這種情況下，圖1、圖2的接口電路也能用作多種數據處理電路用的通用IC。另外，圖5、圖6的接口電路通過可從外部改變地址譯碼器404中的預定的地址碼，從而能用作多種數據處理電路用的通用IC。再有，具有圖1、圖2、圖5、圖6的接口電路的數據處理電路也可以是在芯片上形成的集成電路。這種情況下，圖1、圖2、圖5、圖6的接口電路也可用作與控制器2相連的定制IC。
＝＝＝其他實施方式＝＝＝上面，說明了本發明的接口電路、數據處理電路、數據處理系統、集成電路、接口電路的時鐘輸出方法，但是上述說明僅用于容易理解本發明，而不限定本發明。本發明可以變更、改進，只要不脫離本發明的精神即可，同時，本發明當然包括其等價物。
權利要求
1.一種接口電路，其中根據用來輸出時鐘和數據的控制信號從一方電平變為另一電平，對與時鐘同步、串行輸入數據的數據寄存器輸出所述時鐘和所述數據，其特征在于，包括時鐘輸出機構，其檢測所述控制信號從一方電平變為另一電平時的所述時鐘的電平，并向所述數據寄存器輸出與所述數據的比特數數目相同的所述時鐘。
2.根據權利要求1所述的接口電路，其特征在于，僅在所述控制信號是一方電平時輸入的地址與預定的地址一致的情況下，所述時鐘輸出機構檢測所述控制信號從一個電平變為另一電平時的所述時鐘的電平，并向所述數據寄存器輸出與所述數據的比特數數目相同的所述時鐘。
3.根據權利要求1或2所述的接口電路，其特征在于，所述時鐘輸出機構在檢測出所述時鐘的一方電平時，直接向所述數據寄存器輸出所述時鐘，在檢測出所述時鐘的另一電平時，向所述數據寄存器輸出從另一個電平向一方電平變化后的所述時鐘。
4.根據權利要求1或3所述的接口電路，其特征在于，所述時鐘輸出機構是根據為一方電平的所述控制信號，停止所述時鐘的輸出；根據為另一電平的所述控制信號和為一方電平的所述時鐘，允許所述時鐘的輸出的邏輯電路。
5.根據權利要求4所述的接口電路，其特征在于，所述邏輯電路具有鎖存電路，其根據為另一電平的所述控制信號和為一方電平的所述時鐘，鎖存用來允許所述時鐘的輸出的數據；和門電路，其根據為另一電平的所述控制信號和所述鎖存電路鎖存的允許所述時鐘的輸出用的數據，輸出所述時鐘。
6.根據權利要求4所述的接口電路，其特征在于，所述邏輯電路具有鎖存電路，其根據為另一電平的所述控制信號和為一方電平的所述時鐘，鎖存允許所述時鐘的輸出用的數據；和門電路，其根據所述鎖存電路鎖存的允許所述時鐘的輸出用的數據，輸出所述時鐘。
7.根據權利要求2或3所述的接口電路，其特征在于，所述時鐘輸出單元是根據為一方電平的所述控制信號，停止所述時鐘的輸出，在所述輸入的地址與預定的地址一致后，根據為另一電平的所述控制信號和為一方電平的所述時鐘，允許所述時鐘的輸出的邏輯電路。
8.根據權利要求7所述的接口電路，其特征在于，所述邏輯電路具有鎖存電路，其根據所述輸入的地址與預定的地址一致時的信號和為一方電平的所述時鐘，鎖存允許所述時鐘的輸出用的數據；和門電路，其根據為另一電平的所述控制信號和所述鎖存電路鎖存的允許所述時鐘的輸出用的數據，輸出所述時鐘。
9.根據權利要求7所述的接口電路，其特征在于，所述邏輯電路具有鎖存電路，其根據所述輸入的地址與預定的地址一致時的信號和為一方電平的所述時鐘，鎖存允許所述時鐘的輸出用的數據；和門電路，其根據所述鎖存電路鎖存的允許所述時鐘的輸出用的數據，輸出所述時鐘。
10.一種接口電路，其中具有數據輸出電路，其根據控制信號，對同步于時鐘且串行輸入數據的數據寄存器輸出所述數據；和時鐘輸出電路，其根據所述控制信號，對所述數據寄存器輸出所述時鐘，其特征在于，所述時鐘輸出電路具有鎖存電路，其根據所述控制信號以及為一方電平的所述時鐘，鎖存允許所述時鐘的輸出用的數據；和門電路，其根據所述控制信號和所述鎖存電路鎖存的允許所述時鐘的輸出用的數據，輸出所述時鐘。
11.一種接口電路，其中具有數據輸出電路，其根據控制信號，對同步于時鐘且串行輸入數據的數據寄存器輸出所述數據；和時鐘輸出電路，其根據控制信號，對所述數據寄存器輸出所述時鐘，其特征在于，所述時鐘輸出電路具有鎖存電路，其根據所述控制信號和為一方電平的所述時鐘，鎖存允許所述時鐘的輸出用的數據；和門電路，其根據所述鎖存電路鎖存的允許所述時鐘的輸出用的數據，輸出所述時鐘。
12.一種接口電路，其中具有地址寄存器，同步于時鐘并串行輸入地址碼；地址譯碼器，其檢測輸入到所述地址寄存器的地址碼與預定的地址碼是否一致；保持電路，其通過使控制信號從一方電平變為另一電平，而保持所述地址譯碼器的譯碼輸出；數據輸出電路，其根據所述保持電路保持的輸入到所述地址寄存器的地址碼與預定的地址碼一致時的譯碼輸出，對同步于所述時鐘并串行輸入接著所述地址碼的數據的數據寄存器，輸出所述數據；和時鐘輸出電路，其根據所述保持電路保持的輸入到所述地址寄存器的地址碼與預定的地址碼一致時的譯碼器輸出和為另一電平的所述控制信號，對所述數據寄存器輸出所述時鐘，其特征在于，所述時鐘輸出電路具有鎖存電路，其根據所述保持電路保持的輸入到所述地址寄存器的地址碼與預定的地址碼一致時的譯碼器輸出和為一方電平的所述時鐘，鎖存允許所述時鐘的輸出用的數據；和門電路，其根據為另一電平的所述控制信號和所述鎖存電路鎖存的允許所述時鐘的輸出用的數據，輸出所述時鐘。
13.一種接口電路，其中具有地址寄存器，其同步于時鐘并串行輸入地址碼；地址譯碼器，其檢測輸入到所述地址寄存器的地址碼與預定的地址碼是否一致；保持電路，其通過使控制信號從一方電平變為另一電平，而保持所述地址譯碼器的譯碼器輸出；數據輸出電路，其根據所述保持電路保持的輸入到所述地址寄存器的地址碼與預定的地址碼一致時的譯碼器輸出，對同步于所述時鐘串行輸入接著所述地址碼的數據的數據寄存器，輸出所述數據；和時鐘輸出電路，其根據所述保持電路保持的輸入到所述地址寄存器的地址碼與預定的地址碼一致時的譯碼器輸出和為另一電平的所述控制信號，對所述數據寄存器輸出所述時鐘，其特征在于，所述時鐘輸出電路具有鎖存電路，其根據所述保持電路保持的輸入到所述地址寄存器的地址碼與預定的地址碼一致時的譯碼器輸出和為一方電平的所述時鐘，鎖存允許所述時鐘的輸出用的數據；和門電路，其根據所述鎖存電路鎖存的允許所述時鐘的輸出用的數據，輸出所述時鐘。
14.一種數據處理電路，其特征在于，包括權利要求1～13中任一項所述的接口電路。
15.一種數據處理系統，其特征在于，包括權利要求14所述的數據處理電路；和控制器，其向所述數據處理電路內的接口電路輸出所述控制信號、所述時鐘、所述數據。
16.一種集成電路，其特征在于，集成化權利要求1～13中任一項所述的接口電路而成。
17.一種集成電路，其特征在于，集成化權利要求14所述的數據處理電路而成。
18.一種接口電路的時鐘輸出方法，該接口電路根據輸出時鐘和數據用的控制信號從一方電平變化為另一電平，而對同步于時鐘且串行輸入數據的數據寄存器輸出所述時鐘和所述數據，其特征在于，檢測所述控制信號從一方電平變為另一電平時的所述時鐘的電平，向所述數據寄存器輸出與所述數據的比特數數目相同的所述時鐘。
19.根據權利要求18所述的接口電路的時鐘輸出方法，其特征在于，僅在所述控制信號為一方電平時輸入的地址與預定的地址一致的情況下，檢測所述控制信號從一方電平變為另一電平時的所述時鐘的電平，并向所述數據寄存器輸出與所述數據的比特數數目相同的所述時鐘。
全文摘要
本發明提供一種接口電路、數據處理電路、數據處理系統、集成電路、接口電路的時鐘輸出方法。本發明的接口電路，其中根據輸出時鐘和數據用的控制信號從一方電平變為另一個電平，而對同步于時鐘且串行輸入數據的數據寄存器，輸出所述時鐘和所述數據，其特征在于，包括時鐘數據機構，其檢測所述控制信號從一方電平變為另一電平時的所述時鐘的電平，并向所述數據寄存器輸出與所述數據的比特數數目相同的所述時鐘。
文檔編號G06F1/04GK1598738SQ20041007972
公開日2005年3月23日 申請日期2004年9月17日 優先權日2003年9月19日
發明者德永哲也, 新井啟之, 茂木修治, 日比野武, 木村毅 申請人:三洋電機株式會社