可有效增強高速信號線驅動能力的內存接入電路的制作方法
【專利摘要】本實用新型公開了一種可有效增強高速信號線驅動能力的內存接入電路，它包括數據輸入單元、數據信號保護單元、時鐘信號保護單元和命令信號保護單元，數據輸入單元與內存芯片的數據接口相連，數據輸入單元還通過數據信號保護單元與第一電壓調整端VREG1相連，命令信號與內存芯片的命令端相連，命令信號還通過命令信號保護單元與第二電壓調整端VREG2相連，時鐘信號通過時鐘信號保護單元與內存的時鐘端相連。本實用新型能夠保證數據信號的時序同步，波形完整，增強高速信號線的驅動能力，并且使數據信號的波形更加標準。
【專利說明】可有效增強高速信號線驅動能力的內存接入電路
【技術領域】
[0001]本實用新型涉及一種可有效增強高速信號線驅動能力的內存接入電路。
【背景技術】
[0002]當今的服務器系統對CPU、內存數據讀寫的可靠性要求越來越高，CPU、內存不斷吞吐著來自網絡和硬盤的計算數據，很多計算數據為核心關鍵數據，一旦丟失不可恢復，具有實時性，因此對服務器系統的運行條件提出了很大的挑戰，為了保證內存數據讀寫的可靠，在系統運行中供電上不可掉電，服務器主板內部的電源轉換芯片不可有異常等，目前服務器系統的供電設計智能盡可能滿足冗余需求，但當進而帶來這樣一個問題，那就是隨之而來的體積與成本的上升，電源的散熱需求部分也會增大，同時冗余電源或AC電源掉電時，將會造成內存數據的大量丟失，讀寫數據可靠性需要從根本上保證。
[0003]目前急需一種對內存輸入數據信號、時鐘信號和控制信號的提供保護電路，以保證數據的正確讀入，時鐘的正常工作以及命令的正常執行。
【發明內容】
[0004]本實用新型的目的在于克服現有技術的不足，提供一種可有效增強高速信號線驅動能力的內存接入電路，能夠保證數據信號的時序同步，波形完整，增強高速信號線的驅動能力，并且使波形更加標準。
[0005]本實用新型的目的是通過以下技術方案來實現的:可有效增強高速信號線驅動能力的內存接入電路，它包括數據輸入單元、數據信號保護單元、時鐘信號保護單元和命令信號保護單元，數據輸入單元與內存芯片的數據接口相連，數據輸入單元還通過數據信號保護單元與第一電壓調整端VREGl相連，命令信號與內存芯片的命令端相連，命令信號還通過命令信號保護單元與第二電壓調整端VREG2相連，時鐘信號通過時鐘信號保護單元與內存的時鐘端相連。
[0006]所述的數據輸入單元有八路數據輸出、內存芯片有八路數據輸入，數據信號保護單元包括電阻R1、電阻R2、電阻R3、電阻R4、電阻R5、電阻R6、電阻R7、電阻R8，第一數據信號輸入端DATO通過電阻Rl與第一電壓調整端相連，第二數據信號輸入端DATl通過電阻R2與第一電壓調整端相連，第三數據信號輸入端DAT2通過電阻R3與第一電壓調整端相連，第四數據信號輸入端DAT3通過電阻R4與第一電壓調整端相連，第五數據信號輸入端DAT4通過電阻R5與第一電壓調整端相連，第六數據信號輸入端DAT5通過電阻R6與第一電壓調整端相連，第七數據信號輸入端DAT6通過電阻R7與第一電壓調整端相連。
[0007]所述的時鐘信號保護單元包括匹配電阻R9，時鐘信號通過匹配電阻R9與內存的時鐘端相連。
[0008]所述的命令信號保護單元包括匹配電阻R10，命令信號通過匹配電阻RlO與電壓調整端相連。
[0009]本實用新型的有益效果是:
[0010](I)設置了數據信號保護單元，保證了數據信號時序的同步，波形的完整，并且使數據信號的波形更加標準。
[0011](2)設置了時鐘端和控制端的匹配電阻，保證了時鐘信號和命令信號的完整性、可靠性。
【專利附圖】
【附圖說明】
[0012]圖1為本實用新型電路圖。
【具體實施方式】
[0013]下面結合附圖進一步詳細描述本實用新型的技術方案，但本實用新型的保護范圍不局限于以下所述。
[0014]如圖1所示，可有效增強高速信號線驅動能力的內存接入電路，它包括數據輸入單元、數據信號保護單元、時鐘信號保護單元和命令信號保護單元，數據輸入單元與內存芯片的數據接口相連，數據輸入單元還通過數據信號保護單元與第一電壓調整端VREGl相連，命令信號與內存芯片的命令端相連，命令信號還通過命令信號保護單元與第二電壓調整端VREG2相連，時鐘信號通過時鐘信號保護單元與內存的時鐘端相連。
[0015]所述的數據輸入單元有八路數據輸出、內存芯片有八路數據輸入，數據信號保護單元包括電阻R1、電阻R2、電阻R3、電阻R4、電阻R5、電阻R6、電阻R7、電阻R8，第一數據信號輸入端DATO通過電阻Rl與第一電壓調整端相連，第二數據信號輸入端DATl通過電阻R2與第一電壓調整端相連，第三數據信號輸入端DAT2通過電阻R3與第一電壓調整端相連，第四數據信號輸入端DAT3通過電阻R4與第一電壓調整端相連，第五數據信號輸入端DAT4通過電阻R5與第一電壓調整端相連，第六數據信號輸入端DAT5通過電阻R6與第一電壓調整端相連，第七數據信號輸入端DAT6通過電阻R7與第一電壓調整端相連。
[0016]所述的時鐘信號保護單元包括匹配電阻R9，時鐘信號通過匹配電阻R9與內存的時鐘端相連。
[0017]所述的命令信號保護單元包括匹配電阻R10，命令信號通過匹配電阻RlO與電壓調整端相連。
[0018]以上所述僅是本實用新型的優選實施方式，應當理解本實用新型并非局限于本文所披露的形式，不應看作是對其他實施例的排除，而可用于各種其他組合、修改和環境，并能夠在本文所述構想范圍內，通過上述教導或相關領域的技術或知識進行改動。而本領域人員所進行的改動和變化不脫離本實用新型的精神和范圍，則都應在本實用新型所附權利要求的保護范圍內。
【權利要求】
1.可有效增強高速信號線驅動能力的內存接入電路，其特征在于:它包括數據輸入單元、數據信號保護單元、時鐘信號保護單元和命令信號保護單元，數據輸入單元與內存芯片的數據接口相連，數據輸入單元還通過數據信號保護單元與第一電壓調整端VREGl相連，命令信號與內存芯片的命令端相連，命令信號還通過命令信號保護單元與第二電壓調整端VREG2相連，時鐘信號通過時鐘信號保護單元與內存的時鐘端相連； 所述的數據輸入單元有八路數據輸出、內存芯片有八路數據輸入，數據信號保護單元包括電阻R1、電阻R2、電阻R3、電阻R4、電阻R5、電阻R6、電阻R7、電阻R8，第一數據信號輸入端DATO通過電阻Rl與第一電壓調整端相連，第二數據信號輸入端DATl通過電阻R2與第一電壓調整端相連，第三數據信號輸入端DAT2通過電阻R3與第一電壓調整端相連，第四數據信號輸入端DAT3通過電阻R4與第一電壓調整端相連，第五數據信號輸入端DAT4通過電阻R5與第一電壓調整端相連，第六數據信號輸入端DAT5通過電阻R6與第一電壓調整端相連，第七數據信號輸入端DAT6通過電阻R7與第一電壓調整端相連。
2.根據權利要求1所述的可有效增強高速信號線驅動能力的內存接入電路，其特征在于:所述的時鐘信號保護單元包括匹配電阻R9，時鐘信號通過匹配電阻R9與內存的時鐘端相連。
3.根據權利要求1所述的可有效增強高速信號線驅動能力的內存接入電路，其特征在于:所述的命令信號保護單元包括匹配電阻R10，命令信號通過匹配電阻RlO與電壓調整端相連。
【文檔編號】G06F11/00GK203982360SQ201420218832
【公開日】2014年12月3日 申請日期:2014年4月30日 優先權日:2014年4月30日
【發明者】趙晉 申請人:四川華立德科技有限公司