專利名稱：具有鐵電薄膜的鐵電存儲器及其制造方法
1.發明領域本發明總的來說涉及具有層狀超點陣鐵電材料薄膜的鐵電存儲器，薄膜具有小于90納米或更薄的厚度，以及制造這種薄膜的方法。
2.問題的提出鐵電化合物具有用于永久集成電路存儲器的良好的特性。如美國專利No.5，046，043，Miller所公開的。當鐵電器件例如電容器具有所需要的電特性例如高的剩余極化、好的矯頑場、高的疲勞電阻和低的漏電流時，可將它用做永久存儲器。已經研究將層狀超點陣材料氧化物用于集成電路。如美國專利No.5,434,102，Watanable。層狀超點陣材料在鐵電存儲器中呈現的特性的數量級優于交變型鐵電材料，例如PZT和PLZT化合物。目前已經制造出了包含鐵電元件的集成電路器件，該鐵電元件具有層狀超點陣材料。層狀超點陣材料包括金屬氧化物。
特別希望鐵電存儲器是密集的；也就是說，在給定的芯片體積中，具有大量的存儲單元。為了得到最大的密度，存儲器的各個元件應盡可能的小，這就需要鐵電材料膜盡可能的薄。
然而，本領域已經知道當鐵電膜做得更薄時，其臨界電性能特別是鐵電極化率惡化。看Physical Review第8卷第7期第3257-3265頁(1973年10月)Batra et al的“鐵電薄膜中的相轉變、穩定性和去極化場”中的第3261頁第一欄的底部和第二欄的頂部、圖4和第3265頁第Ⅳ結論部分的最后一句。實驗已經證實Batra et al的理論分析是正確的。例如，IEEE關于超聲波、鐵電體和頻率控制的會刊上Robert W.Vest和Jiejie XU的“從金屬有機物母體得到的鈦酸鉛膜(PbTiO3 Film From Metalloorganic Precursors)”第13卷第6期(1998年12月)第711頁地1欄第1段和714頁最后一段。還可以看1996年5月21日出版的Carios A.Paz De Araujo et al的美國專利No.5,519,234，特別是圖25和第34欄第28-33行的討論。鐵電存儲器的極化率必須至少是每平方厘米7微庫侖(μC/cm2)以便制造實用的存儲器。例如歐洲專利公開號No.0489512A2第4頁第3-7行和第5頁第7-10行。如上面的參考文獻中Vest論文和美國專利No.5,519,234所指出的，當制作低于140納米至200納米厚的的薄膜時，鐵電材料的極化率通常低于上述水平。因此，當利用鐵電材料薄膜時，通常要制作幾個鐵電材料的涂層以達到大約140納米(1400埃)或更大的厚度，以便得到足夠高的極化率來制造存儲器。看1993年3月30日出版的Scott L Swartz和PterJ.Melling的美國專利No.5,198,269。
制造密集鐵電存儲器的另一個障礙是在商業上實用的襯底上制作非常薄的薄膜是很困難的。通常，已經發現制造集成電路優質電子器件所需要的工藝參數例如退火溫度也會引起小于大約100納米厚的膜破裂或失效。
為了增加鐵電存儲器的密度，特別希望得到極化率高于7μC/cm2而厚度大大低于100納米的鐵電薄膜，該鐵電薄膜能夠用商業上可行的工藝制造。
3.發明概述本發明提供一種永久鐵電存儲器，具有商業上實用的鐵電存儲電容器，在該鐵電存儲電容器中，鐵電材料的薄膜具有90納米或更薄的厚度。本發明還提供一種制造這種薄膜的方法。該方法是液體淀積方法，其中用產物母體涂覆襯底，然后加熱。最好是，不同加熱步驟的溫度不超過700。總的加熱時間少于兩小時。
本發明的器件是鐵電存儲器，該鐵電存儲器包括厚90納米(下文“nm”)或更薄的層狀超點陣材料薄膜，在本發明的一個實施例中，厚度小于50納米。
在本發明的一個實施例中，層狀超點陣材料包括鍶、鉍和鉭。在這種情況下，上述材料最好包含u摩爾當量的鍶，v摩爾當量的鉍，w摩爾當量的鉭，其中0.8≤u≤1.0，2.0≤v≤2.3和1.9≤w≤2.1。實驗顯示當u＝0.9和v＝2.18時，能得到好的結果。在另一個實施例中，層狀超點陣材料還包括鈮。在這種情況下，材料還包含x摩爾當量的鈮，且1.9≤(w＋x)≤2.1。最好，u＝0.9和v＝2.18。
本發明還提供一種厚度不超過90納米的鐵電材料薄膜的制造方法。該方法包含提供襯底和在加熱母體時能自然形成超點陣材料的有效量的母體，上述母體包含一部分金屬；將母體涂到電極上以形成涂層；在不超過700℃的溫度下對涂層加熱，加熱的總時間不超過兩個小時，以在襯底上形成厚90nm或更薄的層狀超點陣材料薄膜。
在本發明的一個方面，加熱包含在不超過300℃的溫度下干燥襯底上的涂層的步驟。另一個特征是干燥步驟是在富氧環境下進行的，時間不超過15分鐘。一般，富氧環境是氧氣環境(下文的“O2氣”)。
本發明的特征是加熱包括快速熱處理涂層的步驟。該快速熱處理步驟是在不超過700℃的溫度下進行的。在最佳實施例中，快速熱處理是以100℃每秒的斜率進行30秒。
本發明的一個重要特征是加熱包括在不超過700℃的溫度下進行對涂層進行退火的步驟，時間最好不超過一個半小時。在本發明的一個實施例中，該熱退火是在富氧環境、一般是O2氣中進行的。在本發明的另一個實施例中，退火是在無氧環境、一般是N2氣中進行的。
本發明的一個方面，襯底包括第一電極，方法包含在退火步驟后，在涂層上形成第二電極的步驟，以便形成電容器，然后進行后退火的步驟。在最佳實施例中，第一電極和第二電極包含鉑和鈦。后退火步驟是在不超過700℃的溫度下進行的，最好時間不超過30分鐘。在本發明的一個實施例中，后退火是在富氧環境、一般是在氧氣中進行的。在本發明的另一個實施例中，后退火是在無氧環境、一般是N2氣中進行的。
在本發明的最佳實施例中，在涂覆母體涂層之前，在襯底上形成導電阻擋層。
在本發明的方法的最佳實施例中，加熱包括下列步驟烘烤涂層、快速熱處理涂層、使涂層退火和使涂層后退火。本發明的特征在于在所有這些加熱步驟進行過程中，時間總量不超過兩個小時。
在一個實施例中，層狀超點陣材料薄膜的厚度不超過90nm。在另一個實施例中，薄膜厚度不超過50nm。在一個實施例中，層狀超點陣材料包括鍶、鉍、鉭。最好，相應的母體包括u摩爾當量的鍶、v摩爾當量的鉍和w摩爾當量的鉭，并且0.8≤u≤1.0，2.0≤v≤2.3，1.9≤w≤2.1。利用實驗母體溶液，其中u＝0.9和v＝2.18，根據本發明的方法制造的鐵電電容器在鐵電薄膜厚度為50nm或90nm時顯示了很好的性能。在另一實施例中，層狀超點陣材料包括鍶、鉍、鉭和鈮。最好，相應的母體包含u摩爾當量的鍶、v摩爾當量的鉍、w摩爾當量的鉭和x當量的鈮，并且，0.8≤u≤1.0，2.0≤v≤2.3，1.9≤w≤2.1，1.9≤x≤2.1和1.9≤(w＋x)≤2.1。最好，u＝0.9和v＝2.18。
本發明的一個重要特征是在不超過300℃的溫度下，在富氧環境、一般是O2氣中烘烤襯底上的涂層。
結合附圖以及下面的描述，本發明的許多其它特征、目的和優點將更加明了。
附圖簡要說明
圖1是根據本發明的具有永久鐵電存儲單元的集成電路的部分截面示意圖，其中鐵電電容器位于開關上；圖2是流程圖，顯示了根據本發明的永久鐵電存儲器件的制造方法的最佳圖6是漏電流曲線圖，單位是A/cm2，作為單位為KV/cm的施加場的函數繪制，從圖5的樣品電容器測得。
圖7是在280KV/cm的場作用下，在疲勞循環之前和1010次方波循環之后，單位為μC/cm2的極化的曲線圖，作為單位為KV/cm的施加場的函數繪制，由圖5和圖6的電容器測得。
圖8顯示了在1V測得的代表樣品電容器的磁滯回線，作為單位為KV/cm的施加場的函數，繪制了單位為μC/cm2的極化值曲線圖，其中層狀超點陣材料薄膜的厚度為47.5nm。
圖9顯示了在3V測得的電容器的磁滯回線，作為單位為KV/cm的施加場的函數，繪制了單位為μC/cm2的極化值曲線圖。
圖10是電流密度曲線圖，單位為A/cm2，作為施加電壓的函數繪制。
圖11是在280KV/cm的場作用下，在疲勞循環之前和1010次方波循環之后，單位為μC/cm2的極化曲線圖，作為單位為KV/cm的施加場的函數繪制。
優選實施例詳細描述1.概述應當理解畫出集成電路器件的圖1、3和4不是指實際集成電路器件的特定部分的實際的平面或截面圖。在實際的器件中，層并不會這么規則，厚度也不是均勻一致的。實際器件中的各種層經常是曲線形的，并具有交錯的邊緣。而圖中采用了理想化表示方法，以便比其它方法更清楚完整地說明本發明，而且，這些圖只是代表利用本發明的方法制造的無數鐵電器件中的一個。圖1畫出了一種鐵電存儲器，該鐵電存儲器包含以場效應晶體管形式存在的開關，該開關與鐵電電容器電連接。但是，還可以將本發明的方法用于鐵電FET存儲器，其中把鐵電元件并入開關元件中。在McMillan，美國專利No.5,523,964中描述了這樣的鐵電FET。同樣，利用本發明的方法制造的其它集成電路包含其它元件和化合物材料。
圖1顯示了根據本發明制造的示范性永久集成電路鐵電存儲器100的部分截面圖。在Mihara，美國專利No.5,466,629和Yoshimori，美國專利No.5,468,684中描述了包含MOSFETS和鐵電電容器元件的集成電路的通常的制造步驟。通常的制造方法在其它的參考文獻中也有描述。因此，這里簡單地鑒別圖1中的電路元件。
在圖1中，在硅襯底102的表面上形成場氧化物區104。在硅襯底102中彼此隔開形成源區106和漏區108。此外，在柵絕緣層110上形成柵極112。在源區106和漏區108之間的硅襯底上形成柵絕緣層110。這些源區106、漏區108、柵絕緣層110和柵極112一起形成MOSFET114。
在襯底104和場氧化物區102上形成由BPSG(硼摻雜磷酰硅酸鹽玻璃)制成的第一層間介電層(ILD)116。布圖ILD116以分別形成通到源區106和漏區108的通路117、118。填充通路117、118以分別形成插頭119、120。插頭119、120是導電的，并且一般包括多晶硅。形成擴散阻擋層121并對其布圖，使其與插頭120電接觸。擴散阻擋層121由例如氮化鈦制成，一般厚10-20nm。擴散阻擋層例如氮化鈦阻止了存儲器100的底層和上覆蓋層之間化學物質的擴散。
如圖1所描繪的，在擴散阻擋層121上淀積由鉑制成的、厚90nm的底電極層122。然后在底電極層122上形成鐵電薄膜124。根據本發明，鐵電薄膜124的厚度不超過90nm。最好，厚度為50nm或更薄。在鐵電薄膜124上形成由鉑制成的、厚90nm的上電極層126。底電極層122、鐵電薄膜124和上電極層126一起形成鐵電電容器128。下面更詳細地討論了鐵電薄膜124的化合物。
晶片襯底102可以包括硅、砷化鎵或其它半導體，或絕緣體例如二氧化硅、玻璃或氧化鎂(MgO)。鐵電電容器的底和上電極通常包含鉑。最好底電極包含非氧化貴金屬例鉑、鈀、銀和金。除了貴金屬，還可以用金屬如鋁、鋁合金、鋁硅合金、鋁鎳合金、鎳合金、銅合金和鋁銅合金作為鐵電存儲器的電極。粘接層(未示出)例如鈦層加強電極與電路的相鄰底層或上覆蓋層的粘接。
淀積由NSG(非摻雜硅酸鹽玻璃)制成的第二層間介電層(ILD)136，使其覆蓋ILD116、擴散阻擋層121和鐵電電容器128。也可以將PSG(磷酰硅酸鹽玻璃)或BPSG(硼摻雜磷酰硅酸鹽玻璃)用于層136。
布圖ILD136，以形成通到插頭119的通路137。淀積金屬化布線膜以覆蓋ILD136和填充通路137，然后對其布圖形成插頭137、源極導線138和上電極導線139。導線138、139包括厚度大約為200-300nm的Al-Si-Cu標準互連金屬比較好。
圖1只畫出了能用本發明的結構和方法得到的許多種鐵電存儲器中一個。例如盡管圖1所畫的鐵電元件基本上在開關元件的上方，但本發明可以包含移到開關側面的鐵電電容器中的層狀超點陣材料的薄膜。而且，還可以將本發明的結構和低溫方法應用到鐵電存儲器，其中導電擴散阻擋層既起擴散阻擋的作用又起電容器電極的作用。或者可以將本發明的結構和方法用于電路，該電路在鐵電薄膜的下面不包含擴散阻擋層。或者存儲器可以利用鐵電FET，例如出版的McMillan et al的美國專利No.5,523,964中所示的存儲器。
鐵電薄膜124最好是層狀超點陣材料。而且可以是ABO3型材料或其它鐵電材料。將鐵電材料124加到集成電路部分100中的有源元件中，與元件例如只起到彼此隔離有源元件的絕緣體136相比，集成電路存儲器的有源元件是有源地包含在存儲器功能中的元件。
出版于1996年5月21日的美國專利No.5,519,234公開了層狀超點陣化合物，例如鍶鉍鈦(“SBT”)，與現有技術的最好的材料相比，在鐵電應用方面具有優異的性能，并且具有高介電常數和低漏電流。
層狀超點陣材料通常可以總結為下列公式(1)A1w1+a1A2w2+a2...Ajwj+ajS1x1+s1S2x2+s2...Skxk+skB1y1+b1B2y2+b2...B1yl+blQz-2，其中A1、A2...Aj代表像鈣鈦礦結構中的A位元素，該元素可以是如鍶、鈣、鋇、鉍、鉛和其它的元素；S1、S2...Sk代表超點陣生成元素，通常是鉍，但也可以是如釔、鈧、鑭、銻、鉻、鉈和其它具有+3價的元素；B1、B2...B1代表像鈣鈦礦結構中的B位元素，該元素可以是如鈦、鉭、鉿、鎢、鈮、鋯和其它元素；Q代表陰離子，通常是氧，但也可以是其它元素，例如氟、氯和這些元素的混合物，例如氟氧化物、氯氧化物等。式(1)中的上標表示各個元素的化合價，下標是以摩爾化合物表示的材料的摩爾數。或以單位晶格為單位，在單位晶格中，元素的平均原子數。下標可以是整數或分數。也就是說，式(1)包含了單位晶格在整個材料中變化的情況，例如，SrBi2(Ta0.75N0.25)2O9中，以平均數計算，75％的B位被鉭原子占據，25％的B位被鈮原子占據。如果在化合物中只有A位元素，那么它用“A1”元素代表，w2...wj都等于零。如果化合物只有B位元素，那么它用“B1”元素代表，y2...y1都等于零，對于超點陣生成元素也是一樣。由于本發明是要包含兩個位和超點陣生成元素可以具有多個元素的情況，盡管式(1)是以通常的摩爾形式寫出的，但實際情況是有一個A位元素、一個超點陣生成元素和一個或兩個B位元素。z值從下式得出(2)(a1w1＋a2w2...＋ajwj)＋(s1x1＋s2x2...＋skxk)＋(b1y1＋b2y2...＋b1y1)＝2z。式(1)包含了在1996年5月21日出版的美國專利No.5,519,234中討論的所有三個Smolenskii型化合物。層狀超點陣材料不包含能夠滿足式(1)的所有材料，而只包含那些能自然地將自身形成為具有明晰交替層的晶體結構的材料。
“襯底”是指在其上形成集成電路的底層晶片102，以及其上淀積薄膜層例如BPSG層116的任何物體，在本說明書中，“襯底”將指其上涂覆重要層的物體；例如，當我們談到底電極時，例如122，襯底包含其上形成電極122的層121和116。
這里所用的術語“薄膜”與集成電路領域所用的術語一樣。通常，它是指厚度小于一微米的膜。這里所公開的鐵電薄膜在任何情況下其厚度都不超過0.09微米，或90納米。最好鐵電薄膜124的厚度為30nm至90nm。集成電路領域的這些薄膜不應與宏觀電容器領域的層狀電容器相混淆。層狀電容器是通過與集成電路技術不相容的完全不同的方法形成的。
可以將這里的術語“化學計量”應用到材料的連續膜或者形成材料的母體中。當將其用于連續膜時，它適用于顯示最后連續薄膜中每種元素的實際相對量的公式。當將其用于母體時，它表示母體中金屬的摩爾比。“平衡”化學計量公式是一個每種元素剛好足以形成材料的完整晶體結構的公式，晶體結構中所有的晶格位都被占據，盡管實際情況是在室溫下晶體中總是存在一些缺陷。例如，SrBi2(TaNb)O9和SrBi2(Ta1.5Nb0.5)O9都是平衡的化學計量公式。相反，對于鍶鉍鉭鈮母體，其中鍶、鉍、鉭和鈮的摩爾比分別為0.9、2.18、1.5和0.5，由于它包含了相對于B位元素鉭和鈮來說過量的鉍和欠量的鍶，這里用不平衡“化學計量”公式Sr0.9Bi2.18(Ta1.5Nb0.5)O9表示。在本公開文本中，金屬元素的“過”量指的是大于所需要的與用于形成所需要材料的完整的晶體結構而存在的其他金屬相結合的量，在完整晶體結構中，所有的原子位都被占據而沒有任何金屬余量。如果其它金屬以化學計量平衡量存在，金屬元素的“欠”量指的是少于所需要的與其他金屬結合的量。
2.優選制造方法描述
圖2是工藝210的制造步驟的流程圖，包含制造本發明的如圖1所示的鐵電存儲器的方法。在步驟212中，提供半導體襯底，在步驟214中，在襯底上形成開關，所述開關是一般的MOSFET。在步驟216中，形成絕緣層以分隔開關元件和要形成的鐵電元件。用傳統的工藝，布圖絕緣層以形成通孔，用導電栓塞填充通孔以電連接開關和存儲電容器以及集成電路的其余部分。在步驟218中，在絕緣層上淀積擴散阻擋層并布圖，最好擴散阻擋層包括氮化鈦，厚度大約10-20nm。盡管可以用具有含氮濺射氣體的鈦靶，最好用傳統的濺射方法，用氮化鈦靶淀積擴散阻擋層。在步驟220中，形成底電極，最好電極由鉑制成并濺射淀積以便形成厚大約90nm的層。在步驟224中將用于形成層狀超點陣材料的鐵電薄膜的母體涂覆到底電極上。在本發明的方法中，用液體淀積技術涂覆母體，例如美國專利No.5,456,945中所描述的霧淀積方法，或者旋涂方法。在步驟222中，準備要形成所需要的鐵電薄膜的層狀超點陣材料的母體。通常，由市場上可以得到的含有化學母體混合物的溶液來準備母體溶液。但是，在本發明的器件和方法的最佳實施例中，液體母體溶液包含其相對摩爾比大致對應于Sr0.9Bi2.18Ta2O9的元素鍶、鉍和鉭。因此，如果需要，在步驟222中調整市場供應的各種母體溶液的濃度，以適應特定的制造和操作條件。根據本發明，在步驟224中將母體溶液的液體涂層涂覆到襯底上。在下面的例子中，襯底以1500-2000rpm旋轉30秒鐘。在烘焙步驟226中，在不超過300℃的溫度下烘焙，使液體母體涂層干燥，最好烘焙步驟是在熱板上在O2氣、或至少在富氧環境中進行，時間不超過15分鐘。術語“富氧”指的是存在的相對氧含量超過空氣中的氧含量。
然后，在步驟228中，襯底上的干燥涂層經受快速熱處理(“RTP”)。RTP是在不超過700℃的溫度下進行的。最好，RTP以100℃每秒的斜率進行30秒鐘。由鹵素燈、紅外燈、紫外燈的輻射為RTP烘焙步驟提供熱源。在下面的例子中，采用了利用鹵素源的AG伴隨熱脈沖源模型410。最好RTP工藝在O2氣、或至少在富氧環境中進行，在RTP工藝過程中，任何剩余的有機物都被燃燒和蒸發。同時，RTP的快速升溫促進成核；也就是說，在連續膜30中生成大量的層狀超點陣材料的晶粒。這些晶粒起晶核的作用，在此基礎上出現進一步晶化。烘焙工藝中氧的存在對形成這些晶粒是必不可少的。
在退火步驟230中，在不超過700℃的溫度下對涂層進行退火，以形成層狀超點陣材料的薄膜。退火時間不超過一個半小時。退火時間最好為大約60分鐘。退火一般是在含有O2氣環境的爐中進行的，但用無氧的N2氣環境也得到了好的實驗結果。該退火步驟也可以在空氣中、在富氧環境中或在“氧欠缺”環境中進行，其中“氧欠缺”環境是相對氧含量低于空氣中的相對氧含量的環境。
接著可以第二次進行步驟224-230的序列(由圖2的虛流程線表示)，以便得到所需要的本發明的鐵電薄膜的質量和厚度。在最初的涂層的基礎上，在進行步驟224-230的一個序列之后，薄膜的厚度在40nm和90nm之間。最好用兩個序列的步驟224-230，每個序列形成厚40-50nm的層，以便形成總厚度為80-90nm的鐵電薄膜。然而，為了經濟方面的原因，希望用一個序列的步驟224-230形成厚80-90nm的薄膜。或者，例如，為了增加電路密度，最好用一個序列的步驟224-230形成厚度在40-50nm范圍的薄膜。
接著步驟224-230，在步驟232中形成頂電極。最好通過鉑單層的RF濺射形成該電極，但也可以通過DC濺射、離子束濺射、真空淀積或其它合適的淀積工藝形成。對于電子器件設計，如果需要，在金屬淀積之前，可以用傳統的光刻技術和蝕刻布圖鐵電層狀超點陣材料，然后在淀積后的第二工藝中布圖頂電極。在下面描述的例子中，用傳統光刻技術和離子束銑削同時布圖頂電極和層狀超點陣材料。
在步驟234中，在不超過700℃的溫度下進行后退火。最好進行后退火步驟234的時間不超過30分鐘。可以在O2氣或N2氣或兩種氣體的混合氣體例如空氣中進行后退火步驟234。作為淀積，頂電極與層狀超點陣材料薄膜的粘接通常是薄弱的。通過后退火提高了上述粘接。后退火最好是在電爐中在500℃和不超過700℃的第一退火溫度之間的溫度下進行。低于500℃的后退火不會提高電極的粘接，得到的電容器趨向于容易出現裂縫，在惡劣的情況下容易短路。
后退火釋放了頂電極中的和電極與鐵電薄膜之間的交界處的內應力。同時，后退火步驟234在由頂電極的濺射而得到層狀超點陣材料中重新構筑了微觀結構，結果提高了材料的性能。后退火在結合下面步驟236提到的布圖步驟之前或之后進行都得到了同樣的效果。由于層狀超點陣材料由頂電極覆蓋而沒有暴露于環境氣氛，因此在后退火過程中氧環境的影響并不像在RTP步驟228和退火步驟230中那樣清楚。就眾多的電性能而論，可以采用與氧具有幾乎相同結果的惰性氣體，例如氦、氬和氮。而且，已經發現后退火過程中的氧環境提高了頂電極和鐵電薄膜的界面處結晶的有序性，以及磁滯回線的對稱性。
一般在步驟236完成電路，該步驟包含若干子步驟；例如ILD的淀積、布圖和銑削和布線層的淀積。
本發明的方法的一個重要特征是各個加熱步驟226、228、230和234的每個完整序列的總時間不超過兩小時。
圖3是示范性晶片的頂視圖，放大示出了根據本發明在襯底300上制成的薄膜電容器396、398和400。圖4是沿線4-4得到的圖3的部分截面，說明根據本發明制造的薄膜電容器。在硅晶襯底402上形成二氧化硅層404。在層404上濺射淀積由鉑制成的底電極422。層424是鐵電薄膜，層426代表由鉑制成的頂電極。
在下面的例子中，通過測量磁滯回線、極化率、漏電流、飽和電壓、、疲勞性能和特性變化率(percentage imprint)，研究根據本發明制造的鍶鉍鉭電容器的鐵電和電性能。
例1用從Kojundo Chemical Corporation買到的鍶鉍鉭(SBT)液體母體溶液制造電容器。溶液包含對應于化學計量公式Sr0.9Bi2.18Ta2O9的化學母體的量。0.12mol/l的母體溶液包含2-乙基己酸鉍，2-乙基己酸鍶和2-乙基己酸鉭。利用一系列的母體涂覆和加熱步驟形成上述電容器。鐵電薄膜的厚度為大約90nm。
氧化一系列的p型100硅晶片襯底402以形成二氧化硅層404。在氧化物層404上濺射淀積厚大約200nm的底鉑電極422。在O2氣中在650℃下退火30分鐘，在低真空中在180℃下脫水30分鐘。在底電極422上淀積以1800rpm淀積30秒0.12摩爾的SBT母體溶液旋涂層。通過在O2氣中在熱板上160℃下烘焙1分鐘、然后在260℃下烘焙4分鐘進行脫水。以100℃每秒的斜率，在O2氣中在675℃下利用30分鐘的快速熱處理(RTP)，使涂層晶化。在O2氣中在700℃下對晶片和淀積的涂層退火60分鐘。這些步驟形成了厚大約90nm的鐵電薄膜424。濺射淀積鉑以制造厚大約200nm的頂電極層426。銑削鉑和鍶鉍鉭層以形成電容器，然后進行拋光，接著在O2氣中在700℃下后退火30分鐘。該電容器具有7854μm2的表面積。
圖5顯示了在1.2V測得的代表樣品電容器的磁滯回線，圖上繪制了極化值，單位μC/cm2，作為單位為KV/cm的施加場的函數。該磁滯回線是在飽和電壓的磁滯回線，在該電壓之上，即使電壓無限制的增加，剩余極化、Pr的增加不會超過大約7％。因此，在1.2V的飽和電壓，2Pr值大約為13μC/cm2。當在5V測量時，2Pr值大約為15μC/cm2。圖6是電容器中測得的電流密度圖，單位是A/cm2，作為施加場的函數繪制。圖6顯示了在3V，漏電流小于10-8A/cm2，在5V，仍然小于10-6A/cm2。圖7顯示了樣品電容器的疲勞特性。圖7是在280KV/cm的場作用下，在疲勞循環之前和1010次方波循環之后，單位為μC/cm2的極化的曲線圖，作為單位為KV/cm的施加場的函數繪制。之前和之后的曲線不可分辨，表示1010次循環之后疲勞低于1％。在85℃109次循環之后，在85℃測得的特性變化率為大約20％。
例2像例1那樣準備鍶鉍鉭電容器，還是只用母體的一次旋涂，因此，只用一個序列的旋涂、烘焙、RTP和退火步驟。但是在這個第二個例子中，測量最后的鐵電薄膜，厚度只有47.5nm。而且，就像例1，在160℃進行熱板烘焙1分鐘，但是然后在260℃只烘焙2分鐘，代替例1的4分鐘。與例1的電容器一樣進行那些測量。
圖8顯示了在1V測得的代表樣品電容器的磁滯回線，作為單位為KV/cm的施加場的函數，繪制了單位為μC/cm2的極化值曲線圖。在1V，以單位μC/cm2表示，2Pr值為大約9μC/cm2。圖9顯示了在3V測得的電容器的磁滯回線，作為單位為KV/cm的施加場的函數，繪制了單位為μC/cm2的極化值曲線圖。在3V，以單位μC/cm2表示，2Pr值為大約11μC/cm2。圖10是電流密度曲線圖，單位為A/cm2，作為施加電壓的函數繪制。在3V，電容器中的漏電流大約為3×10-7A/cm2，在5V，大約為5×10-6A/cm2。圖11顯示了樣品電容器的疲勞特性。圖11是在280KV/cm的場作用下，在疲勞循環之前和1010次方波循環之后，單位為μC/cm2的極化的曲線圖，作為單位為KV/cm的施加場的函數繪制。之前和之后的曲線不可分辨，表示1010次循環之后疲勞低于1％。
例3如例2那樣準備鍶鉍鉭電容器，除了用兩次旋涂以形成層狀超點陣材料的薄膜。進行兩次旋涂、烘焙、RTP和退火步驟序列，每個序列淀積厚大約40nm的膜。與例1中的薄膜厚度相比，最后的鐵電薄膜的厚度為大約85nm。與例1和例2相反，在N2氣(代替O2氣)進行退火和后退火的步驟。與測量例1的電容器一樣進行測量。
在5V測量樣品電容器，2Pr值為18μC/cm2，在5V測得的矯頑場2Ec為96KV/cm。在300KV/cm的場中測得的漏電流為7×10-9A/cm2。飽和電壓為大約1V。在280KV/cm的場中進行1010次方波循環之后，測得的疲勞為大約3％。在85℃109次循環之后，在85℃測得的特性變化率為大約20％。
其它的實驗表明，在具有商業競爭性的產率的情況下，利用傳統的高溫工藝不能夠制造厚度不超過90nm的集成電路優質鐵電材料的薄膜；也就是說，具有800℃加熱溫度或更高的工藝。具有在這樣的高溫制造的薄膜的電容器有很大的短路可能性。
已經描述了包含厚度不超過90nm的鐵電材料薄膜、具有好的電性能和增加的密度的鐵電存儲器。已經描述了用于制造本發明的鐵電薄膜的低溫方法。與現有技術的教導相反，在本發明的方法中，工藝的加熱溫度從沒有超過700℃，總的加熱時間不超過兩小時。已經發現這種低溫工藝對于在商業制造設置中得到極薄膜的高產是非常有效的。應當理解，附圖中顯示的和本說明書中描述的特定實施例是為了舉例，不應當認為是對下面的權利要求中將要描述的本發明的限制，此外，顯然在不離開本發明的概念的情況下，本領域技術人員現在可以對所描述的具體實施例作出無數的使用和修改。例如，既然已經公開了鐵電存儲器包含厚度不超過90nm的鐵電薄膜并具有好的電性能，就可以將該薄膜與其它結構相結合以提供在所描述的器件的基礎上的變化。同樣，既然已經公開了用于層狀超點陣材料薄膜的低溫制造方法，作為制造極薄鐵電存儲器工藝的可行部分，就可以在所描述的方法的基礎上作出變化。而且很顯然在某些情況下所描述的步驟可以以不同的順序進行；或者等效的結構和工藝可以代替所描述的各種結構和工藝。因此，將本發明認做包含每一個新穎性特征以及存在于和/或通過制造工藝、電子器件和描述的電子器件制造方法所具有的特征的新穎結合。
權利要求
1.一種鐵電集成電路存儲器單元(100)包括包含鐵電薄膜(124)的鐵電存儲元件(128)和用于給所述鐵電薄膜施加電場的電極(126)，所述存儲器單元的特征在于所述鐵電薄膜具有90納米或更薄的厚度。
2.如權利要求1所述的鐵電存儲器單元，其特征還在于，所述厚度是500納米或更薄。
3.如權利要求1或2所述的鐵電存儲器單元，其特征還在于，所述鐵電薄膜具有大于7μC/cm2的極化率。
4.如權利要求1或2所述的鐵電存儲器單元，其特征還在于，所述鐵電薄膜包括層狀超點陣材料。
5.如權利要求4所述的鐵電存儲器單元，其中所述層狀超點陣材料包括鍶、鉍和鉭。
6.如權利要求4所述的鐵電存儲器單元，其特征還在于，所述層狀超點陣材料包含u摩爾當量的鍶，v摩爾當量的鉍和w摩爾當量的鉭，其中0.8≤u≤1.0，2.0≤v≤2.3和1.9≤w≤2.1。
7.如權利要求4所述的鐵電存儲器單元，其中所述層狀超點陣材料包含鍶、鉍、鉭和鈮。
8.如權利要求7所述的鐵電存儲器單元，其特征還在于，所述層狀超點陣材料包含u摩爾當量的鍶，v摩爾當量的鉍、w摩爾當量的鉭和x摩爾當量的鈮，其中0.8≤u≤1.0，2.0≤v≤2.3和1.9≤(w＋x)≤2.1。
9.一種鐵電集成電路存儲器單元(100)包括包含鐵電薄膜(124)的鐵電存儲元件(128)和用于給所述鐵電薄膜施加電場的電極(126)，所述存儲單元的特征在于，所述鐵電薄膜包括層狀超點陣材料，具有90納米或更薄的厚度。
10.如權利要求9所述的鐵電存儲器單元，其特征還在于，所述厚度為500納米或更薄。
11.如權利要求9或10所述的鐵電存儲器單元，其特征還在于，所述鐵電薄膜具有大于7μC/cm2的極化率。
12.一種鐵電集成電路存儲器(100)的制造方法，包括提供(212)基片(122)；提供(222)包含有效量的部分金屬的母體，用于在加熱所述母體時能自然形成鐵電材料(124)；直接將所述母體涂覆到所述電極上以形成涂層；所述方法的特征在于步驟在不超過700℃的溫度下加熱(226，230)所述涂層，以便在所述基片上形成鐵電材料的薄膜(124)，所述薄膜具有90nm或更薄的厚度。完成(236)所述集成電路，使得在所述集成電路存儲器的有源元件(128)中包含所述薄膜。
13.如權利要求12所述的方法，其特征還在于，進行所述加熱步驟的總時間不超過兩小時。
14.如權利要求12所述的方法，其特征還在于，所述加熱包括快速熱處理所述涂層的步驟，所述快速熱處理步驟是在不超過675℃的溫度下進行的。
15.如權利要求14所述的方法，其中所述快速熱處理步驟進行30秒鐘，斜率為100℃每秒。
16.如權利要求12、13、14或15所述的方法，其中所述涂覆步驟包括霧淀積。
17.如權利要求12、13、14或15所述的方法，其中所述薄膜具有不超過50nm的厚度。
18.如權利要求12、13、14或15所述的方法，其中所述鐵電薄膜具有大于7μC/cm2的極化率。
19.如權利要求12、13、14或15所述的方法，其中所述鐵電材料包括層狀超點陣材料。
20.如權利要求19所述的方法，其中所述層狀超點陣材料包括從由鍶鉍鉭和鍶鉍鉭鈮構成的組中選出的材料。
全文摘要
一種涂層,將包含金屬的液體母體涂覆到第一電極(122),在氧環境中不超過300℃的溫度下,在熱板上烘焙5分鐘,然后在675℃進行RTP退火30秒鐘。然后在700℃氧或氮環境中退火1小時,以便形成厚度不超過90nm的層狀超點陣材料薄膜(124)。形成第二電極(126)以形成電容器(128),和在不超過700℃的氧或氮環境中進行后退火。如果材料是鍶鉍鉭,母體包含u摩爾當量的鍶,v摩爾當量的鉍和w摩爾當量的鉭,其中0.8≤u≤1.0,2.0≤v≤2.3和1.9≤w≤2.1。
文檔編號H01L21/8242GK1337068SQ00802711
公開日2002年2月20日 申請日期2000年1月7日 優先權日1999年1月11日
發明者納拉楊·索拉亞鵬, 維克拉姆·喬希, 卡洛斯·A·帕斯·德阿勞約, 拉里·D·麥克米倫, 林慎一郎, 大槻達男 申請人:塞姆特里克斯公司, 松下電器產業株式會社