專利名稱：場效應器件的高速鍺溝道異質結構的制作方法
技術領域：
本發明涉及到硅和硅鍺基材料系統，更具體地說是涉及到一種用于高速低噪聲微波、亞毫米波和毫米波應用的新穎的外延場效應晶體管結構。此外延場效應晶體管結構最好包括結構中組合有硅層和硅鍺層的高性能Ge溝道，以形成CMOS器件或電路、高電子遷移率晶體管(HEMT)、和調制摻雜異質結構場效應晶體管。本發明利用能夠有利地工作于從室溫(373K)以上到可獲得甚至更高器件性能的低溫(0.4K)的寬廣溫度范圍的極高遷移率的Ge溝道，改善了深亞微米(溝道長度為0.1μm)現有技術硅pMOSFET的遷移率和跨導。
背景技術：
在高速低噪聲器件應用中，注意力集中在設計和制造高電子遷移率晶體管(HEMT)或調制摻雜場效應晶體管(MODFET)，其中載流子(例如電子，空穴)導電發生在未被摻雜的溝道層，致使載流子遷移率不受雜質散射的限制，從而得到高的載流子遷移率。通常，這些高速電子器件常常被用作低噪聲放大器、功率放大器、工作于微波和射頻(RF)波段的衛星接收器和發射器，而選擇的材料通常是速度更快但更昂貴的III-V族材料系統以及諸如GaAs、InP之類的工藝。復雜而成本高的III-V族材料工藝在半導體工業中并不非常可取，而與目前Si工藝完全兼容的比較便宜的SiGe材料系統更為可取，且用現有Si-CMOS工藝進行集成更容易得多。
在1991年3月28日授予P.M.Solomon并受讓于此處受讓人的題為“鍺溝道硅MOSFET”的美國專利No.5019882中，描述了與硅工藝兼容的材料系統的一個例子。在美國專利No.5019882中，載流子遷移率得到了改進的溝道，包含由硅和生長在硅襯底上的鍺組成的合金層。此合金層保持足夠薄，以便出現適當的贗無位錯生長。硅層被制作在合金層上，并被局部氧化穿通以形成介電層。柵區被制作在二氧化硅上。
在1996年7月9日授予K.E.Ismail并受讓于此處受讓人的題為“采用應變Si/SiGe異質結構層的互補金屬氧化物半導體晶體管邏輯”的美國專利No.5534713中，描述了與硅工藝兼容的高性能SiGe器件結構的第二個例子。在美國專利No.5534713中，硅CMOS晶體管結構被描述為采用處于壓應力下的增強了空穴遷移率的掩埋SiGe溝道的p溝道器件以及采用處于張應力下的增強了電子遷移率的掩埋Si溝道的制作在應變Si/SiGe異質結構設計上的n溝道器件。而且，在美國5534713中，提出的用作p溝道場效應晶體管的p溝道的壓應變SiGe層，被描述為鍺的組分范圍為50-100％，而優選組分為80％。迄今，采用這一溝道設計和組分的實驗性SiGe p溝道MODFET，在IBM公司Thomas J研究中心已經在室溫下得到了僅僅相當于1000cm2/Vs的空穴遷移率。
用分子束外延(MBE)技術，已經演示了采用現有Si工藝的Ge溝道MODFET的兼容性和制造，其中借助于在Si襯底上的分子束外延，生長了具有由純Ge層組成的空穴溝道的調制摻雜FET結構。特別是，在此處列為參考的G.Hock，T.Hackbarth，U.Erben，E.Kohn，U.Konig發表在E1ectron Lett.34(19)，17 Sept.1998，pp1888-1889的題為“高性能0.25μm p型Ge/SiGe MODFET”的論文中，已經報道了高達1870cm2/Vs的調制摻雜的應變鍺層(由MBE生長的)中的二維空穴氣(2DHG)的室溫空穴遷移率。在G.Hock等人的論文中，對于0.25μm柵長度的器件，p型Ge溝道MODFET表現160mS/mm的最大DC非本征跨導，而最大漏飽和電流高達300mA/mm的很高數值。對于RF性能，得到了32GHz的單位電流增益截止頻率fT和85GHz的最大頻率振蕩fmax。
對于設計和制造用于諸如低溫紅外探測器、快速處理器、和低噪聲放大器的讀出電路之類的高速低溫應用的高速低溫MOSFET和雙極晶體管，存在著越來越大的興趣。為此，能夠工作于從室溫(300K)直到低溫(＜T＝77K)的溫度范圍內同時具有甚至更高的輸運特性的Ge溝道器件結構，是一種理想的解決方案。在U.Konig和F.Schaffler發表在Electron.Dev.Lett.，14(4)，4 Apr.1993，pp205-207的題為“生長在Si襯底上的具有高跨導的p型Ge溝道MODFET”的此處列為參考的論文中，已經報道了能夠工作于室溫和77K的具有由純Ge組成的2D空穴溝道的調制摻雜SiGe/Ge異質結構的一個例子。
在1993年8月31日授予E.Murakami等人的題為“配備有應變鍺層的晶體管”的美國專利No.5241197中，描述了適用于高速低溫工作的具有高載流子遷移率的場效應晶體管的另一個例子。在美國專利No.5241197中，用分子束外延生長的應變控制層被提供在鍺層下方，以便將壓應變施加在鍺層上。應變控制層的組分被用來產生壓應變。應變鍺層中的載流子遷移率據報道為3000cm2/Vs。然而，隨后沒有發表室溫下具有2000cm2/Vs以上遷移率的Ge的性質或Ge層狀結構的測量或數據。在Prentice-Hall，Inc.Upper Saddle River，NJ.1998年出版的D.W.Greve的《Field Effect Devices andApplications》的第315頁，具體地說是表8.1中，有室溫下Ge層狀結構的空穴遷移率為1900cm2/Vs的報道數值。
發明概述根據本發明，描述了一種利用p溝道區中的單層Ge的p型場效應晶體管的硅和硅鍺基外延結構，用來制作p溝道器件，此p溝道器件包含半導體襯底；由外延制作在襯底上的馳豫Si1-xGex組成的第一層，其中Ge的份額x為0.5-0.8；由外延制作在第一層上的p型摻雜的Si1-xGex組成的第二層；由外延制作在第二層上的不摻雜的Si1-xGex組成的第三層；由外延制作在第三層上的不摻雜的Si1-xGex組成第四層；由外延制作在第四層上的不摻雜的Si1-xGex組成的第五層，第三到第五層具有逐漸降低的x值和降低的p型摻雜劑的殘留背景濃度；由外延制作在第五層上的不摻雜的Ge組成的第六層，Ge層從而處于壓應變下并保持與第一馳豫Si1-xGex層相當；以及由制作在第六層上的不摻雜的Si1-xGex組成的第七層。在第七層上可以制作金屬層并圖形化，以便形成p溝道場效應晶體管的柵，同時可以借助于在層狀結構的柵的二側形成p型區而制作漏區和源區。這一層狀結構設計構成了調制摻雜異質結構，從而供應層即第二p型摻雜的Si1-xGex層被置于有源Ge溝道第六層的下方。而且，在這一層狀器件結構中，將有源溝道與供應層分隔開的分隔層使用一種三層設計，它包含由不摻雜的Si1-xGex組成的第三層、由不摻雜的Si1-xGex組成第四層、以及由x值逐漸降低且p型摻雜劑的殘留背景濃度值降低的由不摻雜的Si1-xGex組成的第五層。借助于在逐漸降低的溫度下制作不摻雜的Si1-xGex，能夠得到逐漸降低的背景摻雜劑。
本發明還提供了一種方法和一種在其溝道中具有極高的空穴遷移率的p溝道場效應晶體管，它包含半導體襯底；由外延制作在襯底上的馳豫Si1-xGex組成的第一層，其中的x為0.5-0.8；由外延制作在第一層上的p型摻雜的Si1-xGex組成的第二層；由外延制作在第二層上的不摻雜的Si1-xGex組成的第三層；由外延制作在第三層上的不摻雜的Si1-xGex組成第四層，第三層和第四層具有逐漸降低的x值和降低的p型摻雜劑的殘留背景濃度；由外延制作在第四層上的不摻雜的Ge組成的第五層，Ge層從而與第一馳豫Si1-xGex層相當；以及由外延制作在第五層上的不摻雜的Si1-xGex組成的第六層。這一層狀結構設計描述了一種調制摻雜異質結構，從而供應層即p型摻雜的Si1-xGex層2被第三和第四Si1-xGex層組成的雙層間隔設計分隔于第五層的有源p溝道。
本發明還提供了一種方法和一種在其溝道中具有極高的空穴遷移率的p溝道場效應晶體管，它包含半導體襯底；由外延制作在襯底上的馳豫Si1-xGex組成的第一層，其中的x為0.5-0.8；由外延制作在第一層上的不摻雜的Ge組成的第二層，Ge層從而與第一馳豫Si1-xGex層相當；由外延制作在第二層上的不摻雜的Si1-xGex組成的第三層；由外延制作在第三層上的不摻雜的Si1-xGex組成第四層；由外延制作在第四層上的不摻雜的Si1-xGex組成的第五層；以及由外延制作在第五層上的p型摻雜的Si1-xGex組成的第六層。這一層狀結構設計描述了一種調制摻雜異質結構，從而供應層即p型摻雜的Si1-xGex層組成的第六層，被置于層2的有源Ge溝道上方。同樣，借助于在第五層和第六層之間或第四層和第五層之間加入應變硅分隔層，供應層即層6組成的p型摻雜Si1-xGex層，能夠進一步被分隔于第二層組成的有源Ge溝道之上。
本發明還提供了一種方法和一種在其溝道中具有極高的空穴遷移率的p溝道場效應晶體管，它包含半導體襯底；具有外延制作在襯底上的馳豫Si1-xGex組成的上表面的第一層，其中的x為0.5-0.8；由外延制作在第一層上的p型摻雜的Si1-xGex組成的第二層；由外延制作在第二層上的不摻雜的Si1-xGex組成的第三層；由外延制作在第三層上的不摻雜的Si1-xGex組成第四層；由外延制作在第四層上的不摻雜的Ge組成的第五層，Ge層從而與第一馳豫Si1-xGex層的上表面相當；由外延制作在第五層上的不摻雜的Si1-xGex組成第六層；由外延制作在第六層上的不摻雜的Si1-xGex組成第七層；以及由外延制作在第七層上的p型摻雜的Si1-xGex組成的第八層。這一層狀結構設計描述了一種調制摻雜異質結構，從而有源溝道被位于第五溝道層上方和下方的第二層和第八層的二個供應層對稱地摻雜，并分別被溝道上方的第六層和第七層以及溝道下方的第三層和第四層組成的雙層間隔設計同等地分隔開。
本發明還提供了一種方法和一種在其溝道中具有極高的空穴遷移率的p溝道場效應晶體管，它包含半導體襯底；具有外延制作在襯底上的馳豫Si1-xGex組成的上表面的第一層，其中的x為0.5-0.8；由外延制作在第一層上的p型摻雜的Si1-xGex組成的第二層；由外延制作在第二層上的不摻雜的Si1-xGex組成的第三層；由外延制作在第三層上的不摻雜的Si1-xGex組成第四層；由外延制作在第四層上的不摻雜的Si1-xGex組成的第五層；由外延制作在第五層上的不摻雜的Ge組成的第六層，Ge層從而與第一馳豫Si1-xGex層的上表面相當；由外延制作在第六層上的不摻雜的Si1-xGex組成第七層；由外延制作在第七層上的不摻雜的Si1-xGex組成第八層；以及由外延制作在第八層上的p型摻雜的Si1-xGex組成的第九層。這一層狀結構設計描述了一種調制摻雜異質結構，從而有源溝道被位于溝道層5上方和下方的二個供應層2和9對稱地摻雜，并分別被溝道上方的第七層和第八層組成的雙層間隔設計以及溝道下方的第五層、第四層、和第三層組成的三層間隔設計不同等地分隔開。同樣，利用倒轉的間隔層設計，能夠實現不對稱摻雜，頂部供應層從而被溝道上方的三層設計分隔開，而底部供應層被溝道下方的雙層間隔設計分隔開。
本發明還提供了一種方法和一種在其溝道中具有極高的空穴遷移率的互補場效應晶體管，它包含半導體襯底；具有外延制作在襯底上的馳豫Si1-xGex組成的上表面的第一層，其中的x為0.5-0.8；由外延制作在第一層上的不摻雜的Ge組成的第二層，Ge層從而與第一馳豫Si1-xGex層的上表面相當；由外延制作在第二層上的不摻雜的Si1-xGex組成的第三層；以及由外延制作在第三層上的柵介質組成第四層。在第四層上可以制作摻雜的多晶硅層并圖形化，以形成場效應晶體管的柵電極，同時借助于在層狀結構中的柵電極二側上注入自對準的p型區或n型區，可以形成源區和漏區。這一層狀結構設計描述了一種具有適合于互補(CMOS)場效應晶體管工作于增強模式的高遷移率的近表面Ge溝道的制作。
本發明還提供了一種方法和一種馳豫(＞90％)Si1-xGex緩沖層結構，它包含半導體襯底；由階梯形變化(或線性變化)方式外延制作在襯底上的局部馳豫(＜50％)Si1-xGex組成的第一層，其中各層的Ge含量以階梯形方式(或線性方式)增加，且x的范圍約為0.5-0.9；由外延制作在第一層上的Si1-yGey組成的第二層，其中y＝x+z，且z的范圍為0.01-0.1，用來使該層“過馳豫”到大于x；以及由外延制作在第二層上的Si1-xGex組成的第三層，從而比之原先局部馳豫的Si1-xGex層，此Si1-xGex層現在更加馳豫。這一Si1-yGey組成的“超調”層造成的額外馳豫的程度依賴于此層的厚度，這又可能受到初始局部馳豫Si1-xGex層的臨界厚度的限制。在x大于0.5的情況下，優選加倍“超調”效應，從而第一“超調”為Si1-mGem層，其中m＝0.5x，而第二“超調”為Si1-nGen層，其中n＝x+z，且z的范圍為0.01-0.1。
本發明的目的是提供一種層狀結構，它使p溝道場效應晶體管能夠被制作成具有空穴遷移率極高的溝道。
本發明的另一目的是提供一種有源溝道是應變Ge層的p溝道器件。
本發明的另一目的是提供p溝道器件，其中的溝道結構利用了更高的壓應變，其好處是比采用單個SiGe層的替換溝道對空穴載流子具有更高的勢壘即更深的限制溝道。
本發明的另一目的是提供一種p溝道器件的由處于壓應變下的Ge層組成的掩埋溝道。
本發明的另一目的是提供一種在由厚度為100-200的應變Ge層組成的最佳p溝道結構中的大于1000cm2/Vs的空穴遷移率，以便產生SiGe材料系統中的最高空穴遷移率。
本發明的另一目的是提供一種p溝道器件，其中的間隔層分別是由三個或二個SiGe層組成的三層設計或雙層設計。
本發明的另一目的是提供一種p溝道器件，其中的有源溝道被位于具有對稱的雙層間隔層設計的溝道上方和下方的二個供應層對稱地摻雜。
本發明的另一目的是提供一種p溝道器件，其中的有源溝道被位于具有不對稱的間隔層設計的溝道上方和下方的二個供應層不對稱地摻雜。
本發明的另一目的是提供一種近表面溝道器件，其中的有源Ge溝道具有高的電子和空穴遷移率并可以工作于增強模式。
本發明的另一目的是提供一種近表面溝道器件，其中的有源Ge溝道適合于用來制造具有高遷移率的互補MOSFET器件。
本發明的另一目的是提供一種層狀結構和方案，其中借助于在SiGe緩沖結構的上升組分中加入單個超調層(當x≤0.5時)或超調雙層(當x＞0.5時)，能夠更好地獲得所希望的馳豫Si1-xGex層。
附圖簡述當結合附圖考慮本發明的下列詳細描述時，本發明的這些和其它的特點、目的、和優點將變得明顯，在這些附圖中
圖1是層狀結構的剖面圖，示出了本發明的一個實施例。
圖2是SIMS曲線，示出了圖1所示的制造的樣品結構的Ge濃度與深度的關系，表明了本發明實施例的優選Ge組分層狀結構。
圖2A是圖2上部深度約為1000處的放大SIMS圖，示出了調制摻雜器件區的B和Ge濃度。
圖3示出了曲線中的數據點，示出了空穴遷移率與Ge溝道寬度或厚度的關系。
圖4是圖2所示的制造的樣品結構的上部器件區的詳細剖面TEM，示出了本發明實施例的Ge p溝道調制摻雜器件結構。
圖5是從霍爾測量得到的實測空穴遷移率與絕對溫度(K)的關系以及相關的薄片密度。
圖6是層狀結構的剖面圖，示出了本發明的第二實施例。
圖7是層狀結構的剖面圖，示出了本發明的第三實施例。
圖8是層狀結構的剖面圖，示出了本發明的第四實施例。
圖9是層狀結構的剖面圖，示出了本發明的第五實施例。
圖10是組合有圖1層狀結構的高遷移率p-MODFET的剖面圖。
圖11是組合有圖1層狀結構的Ge溝道p-MOSFET的剖面圖。
圖12是組合有圖1層狀結構的Ge CMOS MODFET器件的剖面圖。
圖13是層狀結構的剖面圖，示出了本發明的第六實施例。
圖13A是層狀結構的剖面圖，示出了本發明的第七實施例。
圖14是組合有圖13的層狀結構的工作于增強模式的Ge溝道CMOS器件結構的剖面圖。
圖15是具有肖特基勢壘金屬柵的Ge溝道CMOS器件結構的剖面圖。
優選實施例的描述參照附圖，確切地說是參照圖1，示出了Gep溝道調制摻雜SiGe異質結構的層狀結構的剖面圖，以說明本發明的實施例。用諸如超高真空化學氣相淀積(UHV-CVD)、分子束外延(MBE)、或快速加熱化學氣相淀積(RTCVD)之類的外延生長技術，在可以是Si、SiGe、Ge、SiC、GaAs、藍寶石上硅(SOS)、絕緣體上硅(SOI)、絕緣體上鍵合和回腐蝕的硅(BESOI)等的單晶半導體襯底11上，外延生長層12-18。對于用來在硅襯底上外延生長Si和Si1-xGex膜的UHV-CVD方法的描述，可以參考此處列為參考的1994年3月29日授予B.S.Meyerson的題為“外延硅層低溫低壓化學氣相淀積的方法和裝置”的美國專利No.5298452。
圖2示出了由層12C’、12B’、和12A’組成的層狀結構10的下部的優選層狀結構12’的說明。圖2示出了二次離子質譜術(SIMS)測得的由圖1的層12C、12B、和12A組成的SiGe層狀結構10的相應的Ge組分分布。在圖2中，縱坐標表示Ge的原子百分比濃度，而橫坐標表示大致深度，單位為微米。在圖2中，包括曲線部分21’-31’的曲線部分12A’、12B’、和12C’，對應于圖1所示的層12A、12B、和12C的Ge濃度。
圖2A是圖2最頂部的放大圖，僅僅示出了器件區。在圖2A中，縱坐標左側表示Ge的原子百分比濃度，而橫坐標表示大致深度，單位。曲線32示出了Ge濃度與大致深度的關系。在圖2A中，縱坐標右側表示硼的濃度，單位為每立方厘米原子，而曲線33示出了硼濃度與大致深度的關系。
圖1和2中示為層12A的由馳豫Si1-xGex合金組成的第一外延層，制作在襯底11上表面上，由包含層21-31的階梯形變化Ge組分的層狀結構組成。層21-31具有圖2所示的優選分布，其中的應變在緩沖層21-31中，或在襯底11下方，通過修正的作為產生新位錯的機制的弗蘭克-里德源而已經被釋放。在此處列為參考的1997年8月19日授予F.K.Legoues和B.S.Meyerson的美國專利No.5659187中，描述了為通過修正的弗蘭克-里德源獲得馳豫的Ge合金摻雜分布。
緩沖層12包含層12A、12B、和12C，并一開始可以是不摻雜的馳豫的，且在層12和13之間的界面19處的Ge組分范圍可以約為50-80％，優選值約為65％。
層12的設計實際上由下列層組成制作在硅襯底11上的Ge組分漸次變化的初始Si1-xGex層12A；制作在層12A上的超調Si1-yGey層12B，其中y＝x+z，而z的范圍為0.01-0.1，優選值為0.05；以及制作在層12B上的更加馳豫的Si1-xGex層12C。超調層12B具有超調的Ge濃度，以便在層中提供額外的應力來引發晶格間距馳豫。超調層12B基本上起確保高馳豫度的作用，亦即，頂部Si1-xGex表面層12C在界面19處＞90％。在得到完全馳豫的Si1-xGex層12C的優選情況下，希望采用圖2中曲線12B’所示的相對于曲線部分21’-31’的由Si0.30Ge0.70組成的超調層12B。在馳豫Si1-xGex層12C中，平面晶格參數aSiGe(x)由式(1)給定aSiGe(x)＝aSi+(aGe-aSi)x(1)其中，x是Ge含量，1-x是Si含量，aSi和aGe分別對應于Si和Ge的晶格常數，因此，在頂部Si0.35Ge0.65表面層為＞90％馳豫時的優選情況下，層12C可以具有大于5.02的晶格常數。
在Si1-xGex層12C的Ge組分值x大于0.50的情況下，雙重“超調”層狀結構較好，從而第一“超調”為Si1-mGem層，其中m＝0.5x，而第二“超調”為Si1-nGen層，其中n＝x+z，而z的范圍為0.01-0.1。隨后，在得到上述完全馳豫的Si0.35Ge0.65層12C的優選情況下，希望采用圖2中曲線部分28’所示的相對于曲線部分21’-31’的Si0.65Ge0.35組成的第一超調Si1-mGem層，以及圖2中曲線部分12B’所示的相對于曲線部分21’-31’的Si0.30Ge0.70組成的第二超調超調Si1-nGen層。
層12在結構上用來減輕馳豫層12C的頂部表面或界面19與下方硅襯底11，31之間的晶格失配引起的應變，其中由于Ge的晶格間距1.04倍于單晶硅的晶格間距而存在4.2％的晶格失配。利用圖2具有二個超調層28’和12B’的層21’-31’所示的每增加一層則Ge階梯形增加0.05的方法，層12的緩沖層厚度可以為2.5-6μm，但優選厚度約為4.5μm，其Ge組分分布以優選的階梯形方式(與連續線性變化方式相比)從x＝0增加到x＝0.10-1.0，其優選值為x＝0.65。
如1994年3月29日授予B.S.Meyerson的美國專利5298452所述，生長硅和含硅膜，亦即SiB、SiP、SiGe、SiGeB、SiGeP、SiGeC、SiGeCB、SiGeCP的優選方法是UHV-CVD工藝。適合于生長上述硅和含硅膜的UHV-CVD反應器，可以從瑞士Balzers and LeyboldHolding AG、瑞典Epigress、以及美國紐約州Ronkonkoma的CVDEquipment Corp購得。對于用來外延生長具有改進了的界面、合金分布和摻雜劑分布的硅、Si1-xGex、和電介質的其它的UHV-CVD和低壓(LP)-CVD方法的描述，可參考此處列為參考的2000年1月11日授予J.O.Chu等人的并受讓于此處受讓人的題為“半導體的先進集成化學氣相淀積(AICVD)”的美國專利6013134。
在Ge p溝道調制摻雜SiGe異質結構的層狀結構10中，首先在層12C上制作圖1所示的p型摻雜的應變或馳豫SiGe層13，以便用作有源溝道下方的供體即供應層.層13的厚度可以是1-20nm，且應具有1-5×1012cm-2的電活性供體劑量。p型摻雜層13可以是應變的或馳豫的，其Ge組分為20％到小于70％，優選組分為30-40％，而優選厚度為2-4nm。借助于在外延生長層13的過程中用不同流量的B2H6進行摻雜，層13的p型摻雜劑可以被結合到SiGe層13中。圖2A用曲線部分33示出了SiGe層13的優選硼摻雜劑分布的例子，其集成劑量約為2.0×1012硼/Cm2。對于形成相對于相鄰層突變的層13那樣的摻雜層，可參考此處列為參考的F.Cardone等人在1997年6月30日提出的題為“用UHV-CVD在Si和SiGe膜中的突變Δ形摻雜”的專利申請No.08/885611。可以是應變的或馳豫的不摻雜的SiGe層14(除了來自CVD或其它生長系統的不希望的背景摻雜外)，被外延制作在p型摻雜層13上作為分隔層。層14用來將層13中的摻雜劑分隔于待要制作在其上的有源溝道層17。層14的厚度應該保持在SiGe相對于馳豫層12的界面19處的晶格間距的臨界厚度以下。層14的優選厚度為2-4nm，在界面19處的層12為Si0.35Ge0.65馳豫層的情況下，其Ge組分為25-30％。第二不摻雜的SiGe層15(除了來自CVD系統的不希望的背景摻雜外)，被外延制作在層14上，并與層13相似作為分隔層，以便將層13中的摻雜劑進一步分隔于上述Ge溝道層17。同樣，層15的厚度應該保持在SiGe層相對于馳豫層12的界面19處的晶格間距的臨界厚度以下，且優選厚度為1-3nm，在層12為Si0.35Ge0.65馳豫層的情況下，其優選Ge組分為20-25％。
接著，第三不摻雜的SiGe層16(除了來自CVD系統的不希望的背景摻雜外)，被外延制作在層15上，并與層14-15相似作為分隔層，從而將層13中的摻雜劑進一步分隔于上述Ge溝道層17，以便保持層17中的高的空穴遷移率。再次相似于層14-15，層16的厚度應該保持在SiGe層相對于馳豫層12的界面19處的晶格間距的臨界厚度以下。層16的優選厚度為1-4nm，在層12為Si0.35Ge0.65馳豫層的情況下，其優選Ge組分為40-50％。為了獲得在室溫下具有高跨導的器件性能，最好盡量減小分隔層14-16的厚度。
壓應變Ge層17被外延生長在作為p溝道場效應晶體管的有源高遷移率p溝道33的層16上。對于用來在硅襯底上生長外延Ge膜的UHV-CVD方法的詳細描述，可參考此處列為參考的1993年11月9日授予S.Akbar、J.O.Chu和B.Cunningham的題為“用UHV-CVD在硅上異質外延生長鍺”的美國專利No.5259918。為了使層17成為有效的高遷移率p溝道39，外延Ge必須是無結構缺陷例如堆垛層錯和層16與17之間任何界面粗糙問題的器件級質量的。例如，如圖4所示，在界面19處的層12C為Si0.35Ge0.65馳豫層的優選情況下，Ge層17的厚度可以是2-250，其優選厚度為140-150。
應該指出的是，在層12C為Si0.35Ge0.65馳豫層的情況下的Ge溝道厚度的優選實施例，與圖3所示數據的發表的結果很一致。發表的結果來自此處列為參考的Y.H.Xie、D.Monroe、E.A.Fitzgerald、P.J.Silverman、F.A.Thiel和G.P.Watson發表在Appl.Phys.Lett.，63(16)，18 Oct.1993，pp.2263-2264上的題為“用分子束外延生長的Si/GexSi1-x/Ge結構中的遷移率非常高的二維空穴氣”的論文。在圖3中，縱坐標表示空穴遷移率μh，單位是cm2/Vs，而橫坐標表示Ge溝道的寬度或厚度，單位是。圖3示出了4.2K下的二維空穴氣(2DHG)實測遷移率與調制摻雜異質結構(用MBE生長的)中的Ge溝道厚度之間的關系，其中曲線部分34表示Ge溝道層被制造在完全馳豫的Si0.40Ge0.60緩沖層上，而曲線部分35對應于制造在生長于硅襯底上的馳豫Si0.30Ge0.70緩沖層上的Ge溝道層。圖3中曲線34的峰值部分示出了制造在Si0.40Ge0.60緩沖層上的Ge溝道的最高空穴遷移率，它對應于范圍為140-150的最佳Ge溝道寬度，這與上述優選實施例符合得極好。由于優選緩沖層12是與曲線34的Si0.40Ge0.60相反的馳豫Si0.65Ge0.35層，故實際的最佳Ge溝道寬度或厚度可能大于150，并可以是150-200。
圖4示出了上述優選實施例中的高遷移率Ge溝道層17，它具有通常小于每平方厘米104個，并可以是每平方厘米103-104個缺陷的堆垛層錯。在圖4中，示出了界面36處的層17上表面的平滑性。堆垛層錯被界面19處層12的90％馳豫降低到低于每平方厘米106個缺陷。堆垛層錯是一種起源于原子平面在晶格中的正常堆垛順序由于插入一個額外的原子層或去掉部分原子層而造成的無序的晶格中的面缺陷。借助于諸如用X射線衍射(XRD)技術測量晶格常數，能夠確定一個層的馳豫百分比。
在層17上，SiGe帽層18被生長成具有優選Ge組分20-50％，并用來將p溝道39分隔于表面，以及將空穴載流子限制在層17中。層17的厚度可以是2-25nm，優選厚度為10-15nm。在界面19處的層12C的晶格間距等于馳豫的Si0.35Ge0.65緩沖層的情況下，層13、14、15、16和18可以具有相同的硅和鍺組分，以提供相同的晶格間距，其中Ge含量可以是20-70％，優選為20-50％。
空穴被溝道限制及其被提高的輸運遷移率，是相對于界面19處層12的馳豫緩沖層具有高的Ge含量的復合溝道結構中由于純Ge的晶格常數比Si大4.2％而引起的更高的壓應變的結果。在制作于層12的馳豫SiGe緩沖層上的Ge溝道中產生和提高壓應變的結構性能力，能夠明顯地改變p溝道層17的導帶和價帶。而且，p溝道調制摻雜異質結構的一個重要設計參數是壓應變的Ge溝道層相對于層12的馳豫Si1-xGex外延層的價帶偏離(ΔEv)，由下式給定
ΔEv＝(0.74-0.53x’)x(eV)其中，x’是層12的馳豫SiGe外延層的Ge含量，而x是空穴溝道中的Ge含量。在此處列為參考的R.People和J.C.Bean發表在Appl.Phys.Lett.，48(8)，24 Feb.1986，pp538-540上的題為“<001>GeySi1-y襯底上相干應變GexSi1-x/Si異質結構的能帶對準”的論文中，報道了此公式。更具體地說，制作在層12的馳豫Si0.35Ge0.65上的純Ge溝道的層17的價帶不連續性可能是396meV，這對于限制空穴來說是一個有效的量子阱即勢壘。重要的是，SiGe或Ge層中的壓應變還用來將價帶分裂成重空穴帶和輕空穴帶，從而，空穴在用于載流子沿應變溝道輸運的空穴質量較輕的上價帶中的輸運，導致空穴遷移率提高，如下面所述，正如M.Rodder等人發表在IEDM98-623上的題為“1.2V，0.1μm柵長度CMOS工藝設計與工藝問題”的論文所報道的那樣，能夠明顯地高于Si p溝道場效應晶體管中通常的大約為75cm2/Vs的遷移率。因此，圖1所示的高遷移率Ge溝道39結構的被占據的空穴帶中的300K下實測空穴遷移率為1500到2000cm2/Vs以上，而在層17是厚度為10-15nm的Ge溝道的情況下，20K下為30000到50000cm2/Vs以上。
而且，在圖5中，曲線37示出了實測的二維空穴氣(2DHG)空穴遷移率行為與圖4所示的恰當地生長在馳豫Si0.35Ge0.65緩沖層12上的厚度為138的Ge p溝道39的溫度的關系。所指出的是，當Gep溝道層生長在較低含量的Si0.35Ge0.65緩沖層12上或不適當的SiGe緩沖層上時，可觀察到遷移率下降的行為，這可能與質量很差或有缺陷的Ge溝道結構有關，這種結構顯示出Ge p溝道39對諸如組分分布、馳豫程度、以及殘留堆垛層錯和失配位錯之類的層12的恰當設計很靈敏。在圖5中，縱坐標左側表示空穴遷移率μh，單位是cm2/Vs，而橫坐標表示溫度，單位是度K。曲線37所示的Ge p溝道39的實測遷移率，比Si p溝道場效應晶體管的高9-10倍。曲線37所示的Ge p溝道33的實測遷移率具有與圖4所示相似的缺陷密度，通常為每平方厘米103-106個缺陷。在圖5中，縱坐標右側表示薄片密度，單位是每平方厘米空穴數目，而曲線38示出了曲線37的實測遷移率的相應載流子密度與溫度的關系。在300K下，薄片載流子密度為每平方厘米1.62×1012時，Ge p溝道39的遷移率μh等于1750cm2/Vs。在20K下，薄片載流子密度為每平方厘米8.69×1011時，Ge p溝道39的遷移率μh等于43954cm2/Vs。
在圖6所示的變通實施例中，圖1所示的3個分隔層14、15、16中的任何一個，例如SiGe分隔層14或SiGe分隔層15或SiGe分隔層16，可以在結構上從Ge p溝道17層狀結構10略去，而不會在p溝道39中的載流子的空穴限制和遷移率中引入任何明顯的退化。在圖6中，相似的參考號被用于相應于圖1裝置的功能。
在圖1和6所示的調制摻雜器件10和80的設計中，當試圖借助于將p溝道17中的有源載流子進一步分隔于供應層13中的離化的空穴源而優化低溫(亦即低于20K)下的載流子遷移率輸運時，分隔層16、15、14的較厚的間隔通常是更可取且重要的。雖然如此，對于室溫輸運，當3個分隔層中僅僅有一個，例如SiGe分隔層14或SiGe分隔層15或SiGe分隔層16，被用來將調制摻雜器件80的Ge溝道81分隔于供應層13時，即使有的話，也只有很小的可觀察到的效應。同樣，當3個分隔層中僅僅有二個，例如由層14和15，或層14和16，或層15和16組成的雙重分隔層組合，被用來將調制摻雜器件80的Ge溝道81分隔于層13時，即使有的話，也只有很小的可觀察到的效應。
在圖7所示的變通實施例中，層狀結構90具有溝道40，它包含制作在緩沖層12上的Ge層17。SiGe層16被制作在溝道40上，SiGe層15被制作在層16上，SiGe層14被制作在層15上，而供應層即p型摻雜的SiGe層13被制作在SiGe層14上。介電層41，例如二氧化硅、氮氧化硅、或氧化鋁，被制作在SiGe層13上。在圖7中，相似的參考號被用于相應于圖1裝置的功能。
在適合于調制摻雜器件的層狀結構90中，如圖7所示，供應層13位于有源溝道40上方，有源p溝道40由臨界厚度小于界面91處頂部晶格間距的應變Ge層17組成。Ge層17被首先制作在層12C上以形成界面91。層17用作場效應晶體管的溝道區40。接著，在溝道層17上生長由SiGe分隔層14、SiGe分隔層15、和SiGe分隔層16組成的分隔層，它起將上方供應層13中的摻雜劑分隔于下方有源溝道層17，40的作用。在分隔層14上，制作p型摻雜的SiGe供應層13，用作有源溝道層17，40上方的供應層。層17、16、15、14、和13的鍺組分和厚度可以是相同的或等于示出了具有溝道17，81下方的SiGe供應層13的Ge溝道層狀結構10的圖1中的參考號所指的。在這一層狀結構設計中，借助于在層16和層15之間，或在層15和層14之間，或在層14和層13之間加入一個應變Si分隔層，能夠在有源Ge溝道層17，40上進一步分隔供應層即p型摻雜的SiGe層13。此額外的應變Si分隔層的厚度應該保持小于相對于馳豫層12的界面91處的晶格間距的Si層的臨界厚度，且最好被加入在層14和13之間。
在圖8所示的變通實施例中，層狀結構92具有包含制作在緩沖層12上的p型摻雜的SiGe層13的供應層。SiGe層14被制作在供應層13上，SiGe層15被制作在層14上，包含Ge層17的溝道42被制作在層15上，SiGe層15’被制作在溝道42上，SiGe層14’被制作在層15’上，而供應層即p型摻雜的SiGe層13’被制作在SiGe層14’上。介電層41，例如二氧化硅、氮氧化硅、氮化硅、氧化鉭、鈦酸鍶鋇、或氧化鋁，被制作在SiGe層13’上。在圖8中，相似的參考號被用于相應于圖1裝置的功能。
在圖9所示的變通實施例中，層狀結構94具有包含制作在緩沖層12上的p型摻雜的SiGe層13的供應層。SiGe層14被制作在供應層13上，SiGe層15被制作在層14上，SiGe層16被制作在層15上，包含Ge層17的溝道43被制作在層16上，SiGe層15’被制作在溝道43上，SiGe層14’被制作在層15’上，而供應層即p型摻雜的SiGe層13’被制作在SiGe層14’上。介電層41，例如二氧化硅、氮氧化硅、氮化硅、氧化鉭、鈦酸鍶鋇、或氧化鋁，被制作在SiGe層13’上。在圖9中，相似的參考號被用于相應于圖1裝置的功能。
圖10示出了自對準高遷移率p-MODFET器件100的剖面圖。自對準高遷移率p-MODFET器件90組合有圖1的層狀結構。最好用自對準MODFET工藝來盡量減小與肖特基柵器件結構相關的存取電阻，而此工藝通常要求在源/漏歐姆金屬化之前進行柵金屬化的圖形化和蒸發。通常制造T形柵極92，使懸掛柵93用作源和漏歐姆接觸蒸發的掩模，它防止了源漏歐姆接觸95和96短路到肖特基柵極92。在此處列為參考的M.Arafa、K.Ismail、J.O.Chu、M.S.Meyerson、和I.Adesida發表在IEEE Elec.Dev.Lett.，vol 17(12)，Dec.1996，pp.586-588上的題為“一種70-GHz fT低工作偏壓自對準p型SiGeMODFET”的論文中，已經報道了具有對SiGe層低接觸電阻的Pt歐姆接觸工藝。
p-MODFET器件100的制造方案開始于通過臺面隔離腐蝕確定有源區，隨之以蒸發或淀積SiOx以形成有源器件區周圍的場區98。可以用電子束光刻在PMMA/P(MMA-MMA)/PMMA三層抗蝕劑中執行柵結構及其圖形化，隨之以蒸發和剝離以形成由Ti/Mo/Pt/Au金屬化疊層97組成的T形柵結構。Ti組成的層101被制作在SiGe層18上。Mo組成的層102被制作在Ti上。Pt組成的層103被制作在層102上，而Au組成的層104被制作在層103上。可以借助于在T形柵疊層97上蒸發Pt，隨之以用反像臺面圖形化工藝進行剝離，來制作源和漏歐姆接觸95和96。采用這一制造方案的柵足跡低達0.1μm的小柵尺寸，已經與大約0.1μm的懸掛93確定的自對準源/漏到柵的距離一起被演示。已經在室溫空穴遷移率為1750cm2/Vs(77K下為30900cm2/Vs)的高遷移率應變Ge溝道結構上制造了柵長度為0.1μm的自對準器件，且這些器件在Vds＝-0.6V的低偏壓，相應的最大電壓增益為18下，表現高達317mS/mm的室溫峰值非本征跨導。在T＝77K下，在Vds＝-0.2V的甚至更低的偏壓下，已經得到了622mS/mm的甚至更高的峰值非本征跨導，且迄今相信這一77K跨導是p型場效應晶體管所報道過的最高值。
圖11示出了組合有圖1層狀結構的Ge溝道p型MOS-MODFET器件110的剖面圖。在圖11中，相似的參考號被用于對應于圖1和10的裝置的功能。諸如二氧化硅、氮氧化硅、氮化硅、氧化鉭、鈦酸鍶鋇、或氧化鋁的柵介質111，可以被制作在SiGe層18上。多晶硅層112可以被制作在柵介質111上并被圖形化以形成器件結構110的柵電極113。利用柵電極113，借助于在層狀結構110中的柵電極113二側上進行離子注入，可以制作源區114和漏區115。借助于在源區114和漏區115的上表面上進行標準的金屬化，能夠形成源和漏歐姆接觸(未示出)。在形成歐姆接觸之前，可以在柵電極113二側上形成柵側壁間隔116。
圖12示出了Ge互補調制摻雜(CMOD)FET器件120的剖面圖。在圖12中，相似的參考號被用于對應于圖1和10的裝置的功能。圖12示出了也在圖10中被示出的p-MODFET器件100。相鄰于p-MODFET器件100是n-MOS-MODFET 124。諸如二氧化硅、氮氧化硅、氮化硅、氧化鉭、鈦酸鍶鋇、或氧化鋁的柵介質121，可以被制作在SiGe層18上。n+多晶硅層122可以被制作在柵介質121上并被圖形化以形成Ge n-MOS-MODFET器件結構124的柵電極123。利用柵電極123，借助于在柵電極123二側上進行離子注入，可以制作n+源區125和n+漏區126，從而形成Ge n-MOS-MODFET器件結構124。可以在柵電極123二側上形成柵側壁間隔127，以完成n-MOS-MODFET器件結構124。借助于在源區125和漏區126的上表面上進行標準的金屬化，能夠圖形化并形成源和漏歐姆接觸(未示出)。
在一個變通實施例中，圖13示出了近表面Ge溝道層狀結構140，它包含制作在緩沖層12上的Ge層17、制作在溝道141上的SiGe層142、以及例如制作在SiGe層142上以形成近表面Ge溝道層狀器件結構140的二氧化硅的介電層41。在圖13中，相似的參考號被用于對應于圖1的裝置的功能。在適合于CMOS器件的近表面Ge溝道層狀結構中，有源Ge溝道141被首先制作在層12C上，以形成界面91，而層17小于對應于界面91處的晶格間距的臨界厚度。層17用作場效應晶體管的溝道區141。在溝道層141上，制作不摻雜的SiGe層142，用作帽層，用來形成器件結構140中所需的柵介電層41。為了防止不摻雜的SiGe層142成為電子或空穴之類的載流子的寄生溝道，層142的厚度最好小于1nm。圖14示出了能夠用標準工藝技術制造的互補Ge CMOS器件結構的一個例子。
圖13A是層狀結構的剖面圖，示出了圖13所示實施例的一種修正。在圖13A中，額外的Si層142’被外延制作在SiGe層142上。柵介電層41被制作在Si層142’上。
圖14示出了用于增強模式的Ge互補金屬氧化物硅(MOS)FET器件144的剖面圖。在圖14中，相似的參考號被用于對應于圖1、12、和13的裝置的功能。諸如二氧化硅、氮氧化硅、氮化硅、氧化鉭、鈦酸鍶鋇(BST)、或氧化鋁的柵介質41，可以被制作在SiGe層142上。諸如p+的摻雜的多晶硅層122’可以被制作在柵介質41上并被圖形化以形成Ge p-MOSFET器件結構146的柵電極123’。利用柵電極123’，借助于在柵電極123’二側上進行離子注入，可以制作p+源區125’和p+漏區126’，從而形成Ge p-MOSFET器件結構146。可以在柵電極123’二側上形成柵側壁間隔127，以完成p-MOSFET器件結構146。借助于在源區125’和漏區126’的上表面上進行標準的金屬化，能夠圖形化并形成源和漏歐姆接觸(未示出)。
相鄰于p-MODFET器件146是n-MODFET 124’。諸如二氧化硅、氮氧化硅、氮化硅、氧化鉭、鈦酸鍶鋇、或氧化鋁的柵介質41，可以被制作在SiGe層142上。諸如n+的摻雜的多晶硅層122可以被制作在柵介質41上并被圖形化以形成Ge n-MOSFET器件結構124’的柵電極123。利用柵電極123，借助于在柵電極123二側上進行離子注入，可以制作n+源區125和n+漏區126，從而形成Ge n-MOSFET器件結構124’。可以在柵電極123二側上形成柵側壁間隔127，以完成p-MOSFET器件結構124。借助于在源區125和漏區126的上表面上進行標準的金屬化，能夠圖形化并形成源和漏歐姆接觸(未示出)。可以制作諸如圖10和11所示的場區98或深溝槽之類的器件隔離區，以便將p-MOSFET器件結構146分隔于n-MOSFET器件結構124’。
圖15是用于增強模式工作的Ge互補調制摻雜(CMOD)FET器件150的剖面圖，它具有肖特基勢壘金屬柵。在圖15中，相似的參考號被用于對應于圖1、10、和12-14的裝置的功能。在圖15中，歐姆接觸95和96分別與源區125和漏區126形成歐姆接觸，可以借助于離子注入形成p+區并與柵疊層97自對準的方法來制作。晶體管100’的材料被選擇來用作p溝道增強模式FET。歐姆接觸95’和96’分另與源區125’和漏區126’處于歐姆接觸狀態，可以借助于離子注入形成n+區并與柵疊層97’自對準的方法來制作。晶體管100”的材料被選擇來用作n溝道增強模式FET。雖然未示出，但如圖10所示，場區98或淺溝槽隔離(STI)可以被用來提供晶體管100’與100”之間的隔離。
對于晶體管100’與100”，可以在柵電極和溝道下方制作掩埋摻雜區，以便調整閾值電壓并降低來自相鄰器件以及來自上述掩埋摻雜區本體的任何寄生電流。
應該指出的是，在附圖中，相似的元件或組成部分由相似的和相當的參考號加以表示。
雖然已經描述了適合于HEMT、MOD FET、CMOS FET、和CMOD FET的具有處于壓力下的應變Ge溝道的Ge/SiGe/Si層狀結構，但對于本技術的熟練人員來說，顯然有可能作出各種修正和改變而不偏離所附權利要求范圍唯一地限制的本發明的寬廣范圍。
權利要求
1.一種用來制作p溝道場效應晶體管的層狀結構，它包含單晶襯底，由外延制作在所述襯底上的馳豫Si1-xGex組成的第一層，其中Ge的份額x為0.5-0.8，由外延制作在所述第一層上的摻雜的Si1-xGex組成的第二層，由外延制作在所述第二層上的不摻雜的Si1-xGex組成的第三層，由外延制作在所述第三層上的不摻雜的Si1-xGex組成第四層，由外延制作在所述第四層上的不摻雜的Si1-xGex組成的第五層，由外延制作在所述第五層上的Ge組成的第六層，所述第六層從而處于壓應變下并相對于所述第一層的上表面具有小于其臨界厚度的厚度，以及由外延制作在所述第六層上的Si1-xGex組成的第七層。
2.權利要求1的層狀結構，還包括在x大于0.5的情況下由馳豫Si1-xGex組成的所述第一層的應變釋放結構中的第一和第二超調層Si1-mGem和Si1-nGen。
3.權利要求2的層狀結構，其中所述第一層的所述應變釋放結構中的所述第一超調層Si1-mGem具有Ge份額m，其中m的范圍為大約0.05到小于大約0.5。
4.權利要求2的層狀結構，其中所述第一層的應變釋放結構中的所述第二超調層Si1-nGen具有Ge份額n，其中n＝x+z，且z的范圍為0.01-0.1，并相對于所述第一層具有小于其臨界厚度的厚度。
5.權利要求1的層狀結構，其中有源器件區是由具有更大的壓應變的所述第六層的外延Ge溝道構成的掩埋溝道，以提供比單獨的單一SiGe層溝道器件更深的量子阱即用來更好地限制空穴的更高的勢壘而不存在合金散射。
6.權利要求1的層狀結構，其中在不發生Ge膜三維生長從而產生界面粗糙性問題的溫度下，在確實發生Ge膜的二維生長的溫度275-350℃下，制作所述第六層。
7.權利要求1的層狀結構，其中的分隔區包含由馳豫Si1-xGex組成的所述第三層、馳豫Si1-xGex組成的所述第四層、以及馳豫Si1-xGex組成的所述第五層構成的三層結構。
8.權利要求7的層狀結構，其中由Si1-xGex組成的所述第三層的Ge含量為0.5-0.8，優選含量為a，其中a＝x-0.20，且其中所述第三層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
9.權利要求7的層狀結構，其中由Si1-xGex組成的所述第四層的Ge含量為0.5-0.8，優選含量為b，其中b＝x-0.25，且其中所述第四層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
10.權利要求7的層狀結構，其中由Si1-xGex組成的所述第五層的Ge含量為0.5-0.8，優選含量為c，其中c＝x-0.10，且其中所述第五層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
11.權利要求1的層狀結構，其中所述第二層是制作在所述第六層組成的溝道區下方并被Si1-xGex組成的所述第三層、Si1-xGex組成的所述第四層、和Si1-xGex組成的所述第五層分隔開的p型摻雜的Si1-xGex層，所述第二層的厚度為1-20nm，優選厚度為4-5nm，且所述第二層的電活性供體劑量為1-4×1012cm-2。
12.權利要求1的層狀結構，其中的Ge含量x在所述第七層中可以漸次變化，開始時更靠近所述第六層的Ge含量更高，然后向著所述第七層的上表面漸次降低Ge含量，優選值x為0.30。
13.一種用來制作p溝道場效應晶體管的層狀結構，它包含單晶襯底，由外延制作在所述襯底上的馳豫Si1-xGex組成的第一層，其中的Ge份額x為0.5-0.8，由外延制作在所述第一層上的摻雜的Si1-xGex組成的第二層，由外延制作在所述第二層上的不摻雜的Si1-xGex組成的第三層，由外延制作在所述第三層上的不摻雜的Si1-xGex組成第四層，由外延制作在所述第四層上的Ge組成的第五層，所述第五層從而處于壓應變下，且相對于所述第一層具有小于其臨界厚度的厚度，以及由外延制作在所述第五層上的Si1-xGex組成的第六層。
14.權利要求13的層狀結構，還包括在x大于0.5或具有優選值0.65的情況下由馳豫Si1-xGex組成的所述第一層的應變釋放結構中的二個超調層Si1-mGem和Si1-nGen。
15.權利要求13的層狀結構，其中所述第一層的所述應變釋放結構中的所述第一超調層Si1-mGem具有Ge份額m，其中m的范圍為0.05到小于0.5。
16.權利要求13的層狀結構，其中所述第一層的應變釋放結構中的所述第二超調層Si1-nGen具有Ge份額n，其中n＝x+z，且z的范圍為0.01-0.1，并相對于所述第一層具有小于其臨界厚度的厚度。
17.權利要求13的層狀結構，其中有源器件區是由具有更大的壓應變的所述第六層的外延Ge溝道構成的掩埋溝道，以提供比單獨的單一SiGe層溝道器件更深的量子阱即用來更好地限制空穴的更高的勢壘而不存在合金散射。
18.權利要求13的層狀結構，其中在不發生Ge膜三維生長從而產生界面粗糙性問題的溫度下，在確實發生Ge膜的二維生長的溫度275-350℃下，制作所述第五層。
19.權利要求13的層狀結構，其中的分隔區包含由馳豫Si1-xGex組成的所述第三層以及馳豫Si1-xGex組成的所述第四層構成的二層結構。
20.權利要求13的層狀結構，其中由Si1-xGex組成的所述第三層的Ge含量為0.5-0.8，優選含量為a，其中a＝x-0.20，且其中所述第三層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
21.權利要求13的層狀結構，其中由Si1-xGex組成的所述第四層的Ge含量為0.5-0.8，優選含量為b，其中b＝x-0.25，且其中所述第四層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
22.權利要求19的層狀結構，其中包含二層結構的所述分隔區可以用具有可調整厚度的由馳豫Si1-xGex組成的單層結構代替，使分隔層厚度能夠相應地改變，從而可以在0.4-425K的溫度范圍內為器件應用而優化供體劑量。
23.權利要求13的層狀結構，其中所述第二層是制作在所述第五層組成的溝道區下方并被Si1-xGex組成的所述第三層和Si1-xGex組成的所述第四層分隔開的p型摻雜的Si1-xGex層，所述第二層的厚度為1-20nm，優選厚度為4-5nm，且所述第二層的電活性供體劑量為1-4×1012cm-2。
24.權利要求22的層狀結構，其中所述第二層的供體層被制作并被所述馳豫Si1-xGex層分隔于所述第五層下方。
25.權利要求13的層狀結構，其中的Ge含量x在所述第六層中可以漸次變化，開始時更靠近所述第五層的Ge含量更高，然后向著所述第六層的上表面漸次降低Ge含量，優選值為0.30。
26.一種用來制作p溝道場效應晶體管的層狀結構，它包含單晶襯底，由外延制作在所述襯底上的馳豫Si1-xGex組成的第一層，其中的Ge份額x為0.5-0.8，由外延制作在所述第一層上的Ge組成的第二層，所述第二層從而處于壓應變下，且相對于所述第一層具有小于其臨界厚度的厚度，由外延制作在所述第二層上的不摻雜的Si1-xGex組成的第三層，由外延制作在所述第三層上的不摻雜的Si1-xGex組成第四層，由外延制作在所述第四層上的不摻雜的Si1-xGex組成的第五層，以及由外延制作在所述第五層上的p型摻雜的Si1-xGex組成的第六層。
27.權利要求26的層狀結構，還包括在x大于0.5或具有優選值0.65的情況下由馳豫Si1-xGex組成的所述第一層的應變釋放結構中的第一和第二超調層Si1-mGem和Si1-nGen。
28.權利要求26的層狀結構，其中所述第一層的應變釋放結構中的第一超調層Si1-mGem具有Ge份額m，其中m的范圍為0.05到小于0.5。
29.權利要求26的層狀結構，其中所述第一層的應變釋放結構中的所述第二超調層Si1-nGen具有Ge份額n，其中n＝x+z，且z的范圍為0.01-0.1，并相對于所述第一層具有小于其臨界厚度的厚度。
30.權利要求26的層狀結構，其中有源器件區是由具有更大的壓應變的所述第二層的外延Ge溝道構成的掩埋溝道，以提供比單獨的單一SiGe層溝道器件更深的量子阱即用來更好地限制空穴的更高的勢壘而不存在合金散射。
31.權利要求26的層狀結構，其中在不發生Ge膜三維生長從而產生界面粗糙性問題的溫度下，在確實發生Ge膜的二維生長的溫度275-350℃下，制作所述第二層。
32.權利要求26的層狀結構，其中的分隔區包含由馳豫Si1-xGex組成的所述第三層、由馳豫Si1-xGex組成的所述第四層、以及馳豫Si1-xGex組成的所述第五層構成的三層結構。
33.權利要求26的層狀結構，其中由Si1-xGex組成的所述第三層的Ge含量為0.5-0.8，優選含量為c，其中c＝x-0.10，且其中所述第三層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
34.權利要求26的層狀結構，其中由Si1-xGex組成的所述第四層的Ge含量為0.5-0.8，優選含量為b，其中b＝x-0.25，且其中所述第四層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
35.權利要求26的層狀結構，其中由Si1-xGex組成的所述第五層的Ge含量為0.5-0.8，優選含量為a，其中a＝x-0.20，且其中所述第五層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
36.權利要求26的層狀結構，其中所述第六層是制作在所述第二層組成的溝道區上方并被Si1-xGex組成的所述第三層和Si1-xGex組成的所述第四層、以及Si1-xGex組成的所述第五層分隔開的p型摻雜的Si1-xGex層，所述第六層的厚度為1-20nm，優選厚度為4-5nm，且所述第六層的電活性供體劑量為1-4×1012Gm-2。
37.一種用來制作p溝道場效應晶體管的層狀結構，它包含單晶襯底，由外延制作在所述襯底上的馳豫Si1-xGex組成的第一層，其中的Ge份額x為0.5-0.8，由外延制作在所述第一層上的Ge組成的第二層，所述第二層從而處于壓應變下，且相對于所述第一層具有小于其臨界厚度的厚度，由外延制作在所述第二層上的不摻雜的Si1-xGex組成的第三層，由外延制作在所述第三層上的不摻雜的Si1-xGex組成第四層，以及由外延制作在所述第四層上的p型摻雜的Si1-xGex組成的第五層。
38.權利要求37的層狀結構，還包括在x大于0.5的情況下由馳豫Si1-xGex組成的所述第一層的應變釋放結構中的第一和第二超調層Si1-mGem和Si1-nGen。
39.權利要求37的層狀結構，其中所述第一層的應變釋放結構中的第一超調層Si1-mGem具有Ge份額m，其中m的范圍為0.05到小于0.5。
40.權利要求37的層狀結構，其中所述第一層的應變釋放結構中的所述第二超調層Si1-nGen具有Ge份額n，其中n＝x+z，且z的范圍為0.01-0.1，并相對于所述第一層具有小于其臨界厚度的厚度。
41.權利要求37的層狀結構，其中有源器件區是由具有更大的壓應變的所述第二層的外延Ge溝道構成的掩埋溝道，以提供比單獨的單一SiGe層溝道器件更深的量子阱即用來更好地限制空穴的更高的勢壘而不存在合金散射。
42.權利要求37的層狀結構，其中在不發生Ge膜三維生長從而產生界面粗糙性問題的溫度下，在確實發生Ge膜的二維生長的溫度275-350℃下，制作所述第二層。
43.權利要求37的層狀結構，其中的分隔區包含由馳豫Si1-xGex組成的所述第三層以及由馳豫Si1-xGex組成的所述第四層構成的二層結構。
44.權利要求37的層狀結構，其中由Si1-xGex組成的所述第三層的Ge含量為0.5-0.8，優選含量為c，其中c＝x-0.10，且其中所述第三層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
45.權利要求37的層狀結構，其中由Si1-xGex組成的所述第四層的Ge含量為0.5-0.8，優選含量為b，其中b＝x-0.25，且其中所述第四層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
46.權利要求37的層狀結構，其中所述第五層是制作在所述第二層組成的溝道區上方并被Si1-xGex組成的所述第三層和Si1-xGex組成的所述第四層分隔開的p型摻雜的Si1-xGex層，所述第五層的厚度為1-20nm，優選厚度為4-5nm，且所述第六層的電活性供體劑量為1-4×1012cm-2。
47.權利要求43的層狀結構，其中包含二層結構的所述分隔區可以用具有可調整厚度的由馳豫Si1-xGex組成的單層結構代替，使分隔層厚度能夠相應地改變，從而可以在0.4-425K的溫度范圍內為器件應用而優化供體劑量。
48.權利要求47的層狀結構，其中所述第五層的供體層被制作在并被所述馳豫Si1-xGex層分隔于所述第二層的溝道區上方。
49.權利要求43的層狀結構，其中由Si1-xGex組成的所述第四層可以用薄的應變同等Si層代替，從而可以為室溫MODFET器件工作提供薄的分隔層厚度。
50.權利要求49的層狀結構，其中由Si組成的所述第四層處于張應變下，并相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
51.權利要求49的層狀結構，其中所述第五層的供體層被制作并被馳豫Si1-xGex組成的所述第三層和張應變的Si組成的所述第四層分隔于所述第二層的溝道區上方。
52.一種用來制作p溝道場效應晶體管的層狀結構，它包含單晶襯底，由外延制作在所述襯底上的馳豫Si1-1Gex組成的第一層，其中的Ge的份額x為0.5-0.8，由外延制作在所述第一層上的摻雜的Si1-xGex組成的第二層，由外延制作在所述第二層上的不摻雜的Si1-xGex組成的第三層，由外延制作在所述第三層上的不摻雜的Si1-1Gex組成的第四層，由外延制作在所述第四層上的Ge組成的第五層，所述第五層從而處于壓應變下，并相對于所述第一層具有小于其臨界厚度的厚度，以及由外延制作在所述第五層上的不摻雜的Si1-xGex組成的第六層，由外延制作在所述第六層上的不摻雜的Si1-xGex組成的第七層；以及由外延制作在所述第七層上的摻雜的Si1-xGex組成的第八層。
53.權利要求52的層狀結構，還包括在x大于0.5的情況下由馳豫Si1-xGex組成的所述第一層的應變釋放結構中的第一和第二超調層Si1-mGem和Si1-nGen。
54.權利要求52的層狀結構，其中所述第一層的應變釋放結構中的第一超調層Si1-mGem具有Ge份額m，其中m的范圍為0.05到小于0.5。
55.權利要求52的層狀結構，其中所述第一層的應變釋放結構中的所述第二超調層Si1-nGen具有Ge份額n，其中n＝x+z，且z的范圍為0.01-0.1，并相對于所述第一層具有小于其臨界厚度的厚度。
56.權利要求52的層狀結構，其中有源器件區是由具有更大的壓應變的所述第五層的外延Ge溝道構成的掩埋溝道，以提供比單獨的單一SiGe層溝道器件更深的量子阱即用來更好地限制空穴的更高的勢壘而不存在合金散射。
57.權利要求52的層狀結構，其中在不發生Ge膜三維生長從而產生界面粗糙性問題的溫度下，在確實發生Ge膜的二維生長的溫度275-350℃下，制作所述第五層。
58.權利要求52的層狀結構，還包含第一和第二分隔區，從而所述第一分隔區位于包含由馳豫Si1-xGex組成的所述第三層以及由馳豫Si1-xGex組成的所述第四層構成的二層結構的Ge溝道區下方，而所述第二分隔區位于由包含相似的由馳豫Si1-xGex組成的所述第六層以及由馳豫Si1-xGex組成的所述第七層構成的二層結構的所述第五層構成的有源Ge溝道上方。
59.權利要求58的層狀結構，其中由Si1-xGex組成的所述第三層的Ge含量為0.5-0.8，優選含量為a，其中a＝x-0.20，且其中所述第三層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
60.權利要求58的層狀結構，其中由Si1-xGex組成的所述第四層的Ge含量為0.5-0.8，優選含量為b，其中b＝x-0.25，且其中所述第四層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
61.權利要求58的層狀結構，其中由Si1-xGex組成的所述第六層的Ge含量為0.5-0.8，優選含量為c，其中c＝x-0.10，且其中所述第六層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
62.權利要求58的層狀結構，其中由Si1-xGex組成的所述第七層的Ge含量為0.5-0.8，優選含量為b，其中b＝x-0.25，且其中所述第七層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
63.權利要求58的層狀結構，其中包含二層結構的所述分隔區可以用具有可調整厚度的由馳豫Si1-xGex組成的單層結構代替，使分隔層厚度能夠相應地改變，從而可以在0.4-425K的溫度范圍內為器件應用而優化供體劑量。
64.權利要求52的層狀結構，還包括第一和第二供體層，從而所述第一供體層位于被包含由馳豫Si1-xGex組成的所述第三層以及由馳豫Si1-xGex組成的所述第四層構成的二層結構的底部分隔區分隔的Ge溝道區下方，而所述第二供體層位于被包含相似的由馳豫Si1-xGex組成的所述第六層以及由馳豫Si1-xGex組成的所述第七層構成的二層結構的頂部分隔區進一步分隔的所述第五層構成的有源Ge溝道上方。
65.權利要求52的層狀結構，其中所述第二層是制作在所述第五層組成的溝道區下方并被Si1-xGex組成的所述第三層和Si1-xGex組成的所述第四層分隔開的p型摻雜的Si1-xGex層，所述第二層的厚度為1-20nm，優選厚度為4-5nm，且其電活性供體劑量為1-4×1012cm-2。
66.權利要求52的層狀結構，其中所述第八層是制作在所述第五層組成的溝道區上方并被Si1-xGex組成的所述第六層和Si1-xGex組成的所述第七層分隔開的p型摻雜的Si1-xGex層，所述第八層的厚度為1-20nm，優選厚度為4-5nm，且其電活性供體劑量為1-4×1012cm-2。
67.權利要求52的層狀結構，其中所述第二層的供體層被制作并被馳豫Si1-xGex層分隔于所述第五層的溝道區下方。
68.權利要求52的層狀結構，其中所述第八層的供體層被制作并被馳豫Si1-xGex層分隔于所述第五層的溝道區上方。
69.一種用來制作p溝道場效應晶體管的層狀結構，它包含單晶襯底，由外延制作在所述襯底上的馳豫Si1-xGex組成的第一層，其中的Ge的份額x為0.5-0.8，由外延制作在所述第一層上的摻雜的Si1-xGex組成的第二層，由外延制作在所述第二層上的不摻雜的Si1-xGex組成的第三層，由外延制作在所述第三層上的不摻雜的Si1-xGex組成的第四層，由外延制作在所述第四層上的不摻雜的Si1-xGex組成的第五層，由外延制作在所述第五層上的Ge組成的第六層，所述第六層從而處于壓應變下，并相對于所述第一層具有小于其臨界厚度的厚度，以及由外延制作在所述第六層上的不摻雜的Si1-xGex組成的第七層，由外延制作在所述第七層上的不摻雜的Si1-xGex組成的第八層，以及由外延制作在所述第八層上的摻雜的Si1-xGex組成的第九層。
70.權利要求69的層狀結構，還包括在x大于0.5或優選值為0.65的情況下由馳豫Si1-xGex組成的所述第一層的應變釋放結構中的第一和第二超調層Si1-mGem和Si1-nGen。
71.權利要求69的層狀結構，其中所述第一層的應變釋放結構中的第一超調層Si1-mGem具有Ge份額m，其中m的范圍為0.05到小于0.5。
72.權利要求69的層狀結構，其中所述第一層的應變釋放結構中的所述第二超調層Si1-nGen具有Ge份額n，其中n＝x+z，且z的范圍為0.01-0.1，并相對于所述第一層具有小于其臨界厚度的厚度。
73.權利要求69的層狀結構，其中有源器件區是由具有更大的壓應變的所述第六層的外延Ge溝道構成的掩埋溝道，以提供比單獨的單一SiGe層溝道器件更深的量子阱即用來更好地限制空穴的更高的勢壘而不存在合金散射。
74.權利要求69的層狀結構，其中在不發生Ge膜三維生長從而產生界面粗糙性問題的溫度下，在確實發生Ge膜的二維生長的溫度275-350℃下，制作所述第六層。
75.權利要求69的層狀結構，還包含第一和第二分隔區，從而所述第一分隔區位于包含由馳豫Si1-xGex組成的所述第三層、由馳豫Si1-xGex組成的所述第四層、以及由馳豫Si1-xGex組成的所述第五層構成的三層結構的Ge溝道區下方，而第二分隔區位于由包含馳豫Si1-xGex組成的所述第七層以及馳豫Si1-xGex組成的所述第八層構成的不相似的二層結構的所述第六層構成的有源Ge溝道上方。
76.權利要求69的層狀結構，其中由Si1-xGex組成的所述第三層的Ge含量為0.5-0.8，優選含量為a，其中a＝x-0.20，且其中所述第三層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
77.權利要求69的層狀結構，其中由Si1-xGex組成的所述第四層的Ge含量為0.5-0.8，優選含量為b，其中b＝x-0.25，且其中所述第四層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
78.權利要求69的層狀結構，其中由Si1-xGex組成的所述第五層的Ge含量為0.5-0.8，優選含量為c，其中c＝x-0.10，且其中所述第五層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
79.權利要求69的層狀結構，其中由Si1-xGex組成的所述第七層的Ge含量為0.5-0.8，優選含量為c，其中c＝x-0.10，且其中所述第七層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
80.權利要求69的層狀結構，其中由Si1-xGex組成的所述第八層的Ge含量為0.5-0.8，優選含量為b，其中b＝x-0.25，且其中所述第八層相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
81.權利要求75的層狀結構，其中包含三層結構的所述底部分隔區可以用具有可調整厚度的由馳豫Si1-xGex組成的單層結構代替，使分隔層厚度能夠相應地改變，從而可以在0.4-425K的溫度范圍內為器件應用而優化供體劑量。
82.權利要求75的層狀結構，其中包含二層結構的所述頂部分隔區可以用具有可調整厚度的由馳豫Si1-xGex組成的單層結構代替，使分隔層厚度能夠相應地改變，從而可以在0.4-425K的溫度范圍內為器件應用而優化供體劑量。
83.權利要求75的層狀結構，其中所述頂部和底部分隔區二者都可以用具有可調整厚度的由馳豫Si1-xGex組成的單層結構代替，使分隔層厚度能夠相應地改變，從而可以在0.4-425K的溫度范圍內為器件應用而優化供體劑量。
84.權利要求69的層狀結構，還包括第一和第二供體層，從而所述第一供體層位于被包含由馳豫Si1-xGex組成的所述第三層、由馳豫Si1-xGex組成的所述第四層、以及由馳豫Si1-xGex組成的所述第五層構成的三層結構的底部分隔區分隔的Ge溝道區下方，而所述第二供體位于被包含由馳豫Si1-xGex組成的所述第七層以及由馳豫Si1-xGex組成的所述第八層構成的不相似的二層結構的頂部分隔區進一步分隔的所述第六層構成的有源Ge溝道上方。
85.權利要求69的層狀結構，其中所述第二層是制作在所述第六層組成的溝道區下方并被馳豫Si1-xGex組成的所述第三層、馳豫Si1-xGex組成的所述第四層、以及馳豫Si1-xGex組成的所述第五層分隔開的p型摻雜的Si1-xGex層，所述第二層的厚度為1-20nm，優選厚度為4-5nm，且其電活性供體劑量為1-4×1012cm-2。
86.權利要求69的層狀結構，其中所述第九層是制作在所述第六層組成的溝道區上方并被Si1-xGex組成的所述第七層和Si1-xGex組成的所述第八層分隔開的p型摻雜的Si1-xGex層，所述第九層的厚度為1-20nm，優選厚度為4-5nm，且其電活性供體劑量為1-4×1012cm-2。
87.權利要求69的層狀結構，其中所述第二層的供體層被制作并被馳豫Si1-xGex層分隔于所述第五層的溝道區下方。
88.權利要求69的層狀結構，其中所述第八層的供體層被制作并被馳豫Si1-xGex層分隔于所述第五層的溝道區上方。
89.一種用來制作Ge溝道場效應晶體管的層狀結構，它包含單晶襯底，由外延制作在所述襯底上的馳豫Si1-xGex組成的第一層，其中的Ge的份額x為0.5-0.8，由外延制作在所述第一層上的Ge組成的第二層，所述第二層從而處于壓應變下，并相對于所述第一層具有小于其臨界厚度的厚度，由外延制作在所述第二層上的不摻雜的Si1-xGex組成的第三層，以及由制作在所述第三層上的柵介質組成的第四層。
90.權利要求89的層狀結構，還包括在x大于0.5的情況下由馳豫Si1-xGex組成的所述第一層的應變釋放結構中的第一和第二超調層Si1-mGem和Si1-nGen。
91.權利要求89的層狀結構，其中所述第一層的應變釋放結構中的第一超調層Si1-mGem具有Ge份額m，其中m的范圍為0.05到小于0.5。
92.權利要求89的層狀結構，其中所述第一層的應變釋放結構中的所述第二超調層Si1-nGen具有Ge份額n，其中n＝x+z，且z的范圍為0.01-0.1，并相對于所述第一層具有小于其臨界厚度的厚度。
93.權利要求89的層狀結構，其中有源器件區是由具有更大的壓應變的所述第二層的外延Ge溝道構成的掩埋溝道，以提供比單獨的單一SiGe層溝道器件更深的量子阱即用來更好地限制空穴的更高的勢壘而不存在合金散射。
94.權利要求89的層狀結構，其中由Si1-xGex組成的所述第三層的Ge含量為0.5-0.8，優選含量為0.30，且其中所述第三層相對于所述第一層與厚度等于或小于1nm的所述第二層在其界面處同等具有小于其臨界厚度的厚度。
95.權利要求89的層狀結構，其中的Ge含量x在所述第三層中可以漸次變化，開始時更靠近所述第二層的Ge含量更高，然后向著所述第三層的上表面漸次降低Ge含量直到大約0.3的數值。
96.權利要求89的層狀結構，其中所述第四層組成的柵介質是選自二氧化硅、氮氧化硅、氮化硅、氧化鉭、鈦酸鍶鋇、氧化鋁、和它們的組合物的介電材料。
97.權利要求89的層狀結構，其中由Si1-xGex組成的所述第三層，可以用適合于在柵介質組成的所述第四層中制作高質量二氧化硅層的過程中的高溫氧化的薄的同等應變的Si層代替。
98.權利要求97的層狀結構，其中所述第三層處于張應變下，并相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
99.一種用來制作Ge溝道場效應晶體管的層狀結構，它包含單晶襯底，由外延制作在所述襯底上的馳豫Si1-xGex組成的第一層，其中的Ge份額x為0.5-0.8，由外延制作在所述第一層上的Ge組成的第二層，所述第二層從而處于壓應變下，且相對于所述第一層具有小于其臨界厚度的厚度，由外延制作在所述第二層上的不摻雜的Si1-xGex組成的第三層，由外延制作在所述第三層上的不摻雜的Si組成第四層，以及由制作在所述第四層上的柵介質組成的第五層。
100.權利要求99的層狀結構，還包括在x大于0.5的情況下由馳豫Si1-xGex組成的所述第一層的應變釋放結構中的第一和第二超調層Si1-mGem和Si1-nGen。
101.權利要求99的層狀結構，其中所述第一層的應變釋放結構中的第一超調層Si1-mGem具有Ge份額m，其中m的范圍為0.05到小于0.5。
102.權利要求99的層狀結構，其中所述第一層的應變釋放結構中的所述第二超調層Si1-nGen具有Ge份額n，其中n＝x+z，且z的范圍為0.01-0.1，并相對于所述第一層具有小于其臨界厚度的厚度。
103.權利要求99的層狀結構，其中有源器件區是由具有更大的壓應變的所述第二層的外延Ge溝道構成的掩埋溝道，以提供比單獨的單一SiGe層溝道器件更深的量子阱即用來更好地限制空穴的更高的勢壘而不存在合金散射。
104.權利要求99的層狀結構，其中在不發生Ge膜三維生長從而產生界面粗糙性問題的溫度下，在確實發生Ge膜的二維生長的溫度275-350℃下，制作所述第二層。
105.權利要求99的層狀結構，其中由Si1-xGex組成的所述第三層的Ge含量為0.5-0.8，優選含量為0.30，且其中所述第三層相對于所述第一層與厚度等于或小于1nm的所述第二層在其界面處同等具有小于其臨界厚度的厚度。
106.權利要求99的層狀結構，其中的Ge含量x在所述第三層中可以漸次變化，開始時更靠近所述第二層的Ge含量更高，然后向著所述第三層的上表面漸次降低Ge含量直到大約0.3的數值。
107.權利要求99的層狀結構，其中所述第四層組成的柵介質是選自二氧化硅、氮氧化硅、氮化硅、氧化鉭、鈦酸鍶鋇、氧化鋁、和它們的組合物的介電材料。
108.權利要求99的層狀結構，其中由Si1-xGex組成的所述第三層，可以用適合于在柵介質組成的所述第四層中制作高質量二氧化硅層的過程中的高溫氧化的薄的同等應變的Si層代替。
109.權利要求99的層狀結構，其中由Si組成的所述第四層處于張應變下，并相對于所述第一層與所述第二層在其界面處同等具有小于其臨界厚度的厚度。
110.一種用來制作場效應晶體管的層狀結構，它包含單晶襯底，由外延制作在所述襯底上的馳豫Si1-xGex組成的第一層，其中的Ge份額x為0.5-0.8，由外延制作在所述第一層上的Ge組成的第二層，所述第二層從而處于壓應變下，且相對于所述第一層具有小于其臨界厚度的厚度，由外延制作在所述第二層上的不摻雜的Si1-xGex組成的第三層，制作在所述第三層上的第一肖特基柵電極，制作并位于所述第一柵電極一側上的第一類型的第一源區，以及制作并位于所述第一柵電極另一側上的第一類型的第一漏區，從而形成第一類型的第一場效應晶體管結構。
111.權利要求110的層狀結構，還包括，借助于通過所述第二層選擇性清除至少所述第三層而產生的電隔離區，制作在所述第三層上的相對于所述電隔離區定位成電隔離于所述第一場效應晶體管結構的第二肖特基柵電極，制作并位于所述第二柵電極一側上的第二類型的第二源區，以及制作并位于所述第二柵電極另一側上的第二類型的第二漏區，從而形成第二類型的第二場效應晶體管結構。
112.權利要求1的層狀結構，還包括，借助于通過所述第二層選擇性清除至少所述第七層而產生的電隔離區，制作在所述第七層上的肖特基柵電極，制作并位于所述柵電極一側上的源電極，以及制作并位于所述柵電極另一側上的漏電極，從而形成場效應晶體管結構。
113.權利要求13的層狀結構，還包括，借助于通過所述第二層選擇性清除至少所述第六層而產生的電隔離區，制作在所述第六層上的肖特基柵電極，制作并位于所述柵電極一側上的源電極，以及制作并位于所述柵電極另一側上的漏電極，從而形成場效應晶體管結構。
114.權利要求26的層狀結構，還包括，借助于通過所述第二層選擇性清除至少所述第六層而產生的電隔離區，制作在所述第六層上的肖特基柵電極，制作并位于所述柵電極一側上的源電極，以及制作并位于所述柵電極另一側上的漏電極，從而形成場效應晶體管結構。
115.權利要求37的層狀結構，還包括，借助于通過所述第二層選擇性清除至少所述第五層而產生的電隔離區，制作在所述第五層上的肖特基柵電極，制作并位于所述柵電極一側上的源電極，以及制作并位于所述柵電極另一側上的漏電極，從而形成場效應晶體管結構。
116.權利要求52的層狀結構，還包括，借助于通過所述第二層選擇性清除至少所述第七層而產生的電隔離區，制作在所述第七層上的肖特基柵電極，制作并位于所述柵電極一側上的源電極，以及制作并位于所述柵電極另一側上的漏電極，從而形成場效應晶體管結構。
117.權利要求69的層狀結構，還包括，借助于通過所述第二層選擇性清除至少所述第八層而產生的電隔離區，制作在所述第八層上的肖特基柵電極，制作并位于所述柵電極一側上的源電極，以及制作并位于所述柵電極另一側上的漏電極，從而形成場效應晶體管結構。
118.權利要求1的層狀結構，還包括，借助于通過所述第二層選擇性清除至少所述第七層而產生的電隔離區，制作在所述第七層上的柵介質，制作在所述柵介質上的柵電極，制作并位于所述柵電極一側上的源電極，以及制作并位于所述柵電極另一側上的漏電極，從而形成場效應晶體管結構。
119.權利要求13的層狀結構，還包括，借助于通過所述第二層選擇性清除至少所述第六層而產生的電隔離區，制作在所述第六層上的柵介質，制作在所述柵介質上的柵電極，制作并位于所述柵電極一側上的源電極，以及制作并位于所述柵電極另一側上的漏電極，從而形成場效應晶體管結構。
120.權利要求26的層狀結構，還包括，借助于通過所述第二層選擇性清除至少所述第六層而產生的電隔離區，制作在所述第六層上的柵介質，制作在所述柵介質上的柵電極，制作并位于所述柵電極一側上的源電極，以及制作并位于所述柵電極另一側上的漏電極，從而形成場效應晶體管結構。
121.權利要求37的層狀結構，還包括，借助于通過所述第二層選擇性清除至少所述第五層而產生的電隔離區，制作在所述第五層上的柵介質，制作在所述柵介質上的柵電極，制作并位于所述柵電極一側上的源電極，以及制作并位于所述柵電極另一側上的漏電極，從而形成場效應晶體管結構。
122.權利要求52的層狀結構，還包括，借助于通過所述第二層選擇性清除至少所述第七層而產生的電隔離區，制作在所述第七層上的柵介質，制作在所述柵介質上的柵電極，制作并位于所述柵電極一側上的源電極，以及制作并位于所述柵電極另一側上的漏電極，從而形成場效應晶體管結構。
123.權利要求69的層狀結構，還包括，借助于通過所述第二層選擇性清除至少所述第八層而產生的電隔離區，制作在所述第八層上的柵介質，制作在所述柵介質上的柵電極，制作并位于所述柵電極一側上的源電極，以及制作并位于所述柵電極另一側上的漏電極，從而形成場效應晶體管結構。
124.權利要求89的層狀結構，還包括，借助于通過所述第二層選擇性清除至少所述第四層而產生的電隔離區，制作在所述第四層的所述柵介質上的柵電極，制作并位于所述柵電極一側上的源電極，以及制作并位于所述柵電極另一側上的漏電極，從而形成場效應晶體管結構。
125.權利要求99的層狀結構，還包括，借助于通過所述第二層選擇性清除至少所述第五層而產生的電隔離區，制作在所述第五層的所述柵介質上的柵電極，制作并位于所述柵電極一側上的源電極，以及制作并位于所述柵電極另一側上的漏電極，從而形成場效應晶體管結構。
126.一種用來制作p溝道場效應晶體管的方法，它包含下列步驟選擇單晶襯底，在所述襯底上外延制作由馳豫Si1-xGex組成的第一層，其中Ge的份額x為0.5-0.8，在所述第一層上外延制作由摻雜的Si1-xGex組成的第二層，在所述第二層上外延制作由不摻雜的Si1-xGex組成的第三層，在所述第三層上外延制作由不摻雜的Si1-xGex組成第四層，在所述第四層上外延制作由不摻雜的Si1-xGex組成的第五層，在所述第五層上外延制作由Ge組成的第六層，所述第六層從而處于壓應變下并相對于所述第一層的上表面具有小于其臨界厚度的厚度，以及在所述第六層上外延制作由Si1-xGex組成的第七層。
127.權利要求126的方法，還包括在x大于0.5的情況下制作由馳豫Si1-xGex組成的所述第一層的應變釋放結構中的第一和第二超調層Si1-mGem和Si1-nGen的步驟。
128.權利要求127的方法，其中制作所述第一層的所述應變釋放結構中的所述第一超調層Si1-mGem的步驟，包括形成Ge份額m，其中m的范圍為大約0.05到小于大約0.5。
129.權利要求127的方法，其中制作所述第一層的應變釋放結構中的所述第二超調層Si1-nGen的步驟，包括形成Ge份額n，其中n＝x+z，且z的范圍為0.01-0.1，并相對于所述第一層具有小于其臨界厚度的厚度。
130.一種制作p溝道場效應晶體管的方法，它包含下列步驟選擇單晶襯底，在所述襯底上外延制作由馳豫Si1-xGex組成的第一層，其中的Ge的份額x為0.5-0.8，在所述第一層上外延制作由摻雜的Si1-xGex組成的第二層，在所述第二層上外延制作由不摻雜的Si1-xGex組成的第三層，在所述第三層上外延制作由不摻雜的Si1-xGex組成第四層，在所述第四層上外延制作由Ge組成的第五層，所述第五層從而處于壓應變下，且相對于所述第一層具有小于其臨界厚度的厚度，以及在所述第五層上外延制作由Si1-xCex組成的第六層。
131.一種制作p溝道場效應晶體管的方法，它包含下列步驟選擇單晶襯底，在所述襯底上外延制作由馳豫Si1-xGex組成的第一層，其中的Ge份額x為0.5-0.8，在所述第一層上外延制作由Ge組成的第二層，所述第二層從而處于壓應變下，且相對于所述第一層具有小于其臨界厚度的厚度，在所述第二層上外延制作由不摻雜的Si1-xGex組成的第三層，在所述第三層上外延制作由不摻雜的Si1-xGex組成第四層，在所述第四層上外延制作由不摻雜的Si1-xGex組成的第五層，以及在所述第五層上外延制作由p型摻雜的Si1-xGex組成的第六層。
132.一種制作p溝道場效應晶體管的方法，它包含下列步驟選擇單晶襯底，在所述襯底上外延制作由馳豫Si1-xGex組成的第一層，其中的Ge份額x為0.5-0.8，在所述第一層上外延制作由Ge組成的第二層，所述第二層從而處于壓應變下，且相對于所述第一層具有小于其臨界厚度的厚度，在所述第二層上外延制作由不摻雜的Si1-xGex組成的第三層，在所述第三層上外延制作由不摻雜的Si1-xGex組成第四層，以及在所述第四層上外延制作由p型摻雜的Si1-xGex組成的第五層。
133.一種制作p溝道場效應晶體管的方法，它包含下列步驟選擇單晶襯底，在所述襯底上外延制作由馳豫Si1-xGex組成的第一層，其中的Ge的份額x為0.5-0.8，在所述第一層上外延制作由摻雜的Si1-xGex組成的第二層，在所述第二層上外延制作由不摻雜的Si1-xGex組成的第三層，在所述第三層上外延制作由不摻雜的Si1-xGex組成的第四層，在所述第四層上外延制作由Ge組成的第五層，所述第五層從而處于壓應變下，并相對于所述第一層具有小于其臨界厚度的厚度，以及在所述第五層上外延制作由不摻雜的Si1-xGex組成的第六層，在所述第六層上外延制作由不摻雜的Si1-xGex組成的第七層；以及在所述第七層上外延制作由摻雜的Si1-xGex組成的第八層。
134.一種制作p溝道場效應晶體管的方法，它包含下列步驟選擇單晶襯底，在所述襯底上外延制作由馳豫Si1-xGex組成的第一層，其中的Ge的份額x為0.5-0.8，在所述第一層上外延制作由摻雜的Si1-xGex組成的第二層，在所述第二層上外延制作由不摻雜的Si1-xGex組成的第三層，在所述第三層上外延制作由不摻雜的Si1-xGex組成的第四層，在所述第四層上外延制作由不摻雜的Si1-xGex組成的第五層，在所述第五層上外延制作由Ge組成的第六層，所述第六層從而處于壓應變下，并相對于所述第一層具有小于其臨界厚度的厚度，以及在所述第六層上外延制作由不摻雜的Si1-xGex組成第七層，在所述第七層上外延制作由不摻雜的Si1-xGex組成第八層，以及在所述第八層上外延制作由摻雜的Si1-xGex組成的第九層。
135.一種制作Ge溝道場效應晶體管的方法，它包含下列步驟選擇單晶襯底，在所述襯底上外延制作由馳豫Si1-xGex組成的第一層，其中的Ge的份額x為0.5-0.8，在所述第一層上外延制作由Ge組成的第二層，所述第二層從而處于壓應變下，并相對于所述第一層具有小于其臨界厚度的厚度，在所述第二層上外延制作由不摻雜的Si1-xGex組成的第三層，以及在所述第三層上制作柵介質組成的第四層。
136.一種制作Ge溝道場效應晶體管的方法，它包含下列步驟選擇單晶襯底，在所述襯底上外延制作由馳豫Si1-xGex組成的第一層，其中的Ge份額x為0.5-0.8，在所述第一層上外延制作由Ge組成的第二層，所述第二層從而處于壓應變下，且相對于所述第一層具有小于其臨界厚度的厚度，在所述第二層上外延制作由不摻雜的Si1-xGex組成的第三層，在所述第三層上外延制作由不摻雜的Si組成第四層，以及在所述第四層上制作由柵介質組成的第五層。
137.一種制作場效應晶體管的方法，它包含下列步驟選擇單晶襯底，在所述襯底上外延制作由馳豫Si1-xGex組成的第一層，其中的Ge份額x為0.5-0.8，在所述第一層上外延制作由Ge組成的第二層，所述第二層從而處于壓應變下，且相對于所述第一層具有小于其臨界厚度的厚度，在所述第二層上外延制作由不摻雜的Si1-xGex組成的第三層，在所述第三層上制作第一肖特基柵電極，制作第一類型的第一源區并位于所述第一柵電極一側上，以及制作第一類型的第一漏區并位于所述第一柵電極另一側上，從而形成第一類型的第一場效應晶體管結構。
138.權利要求137的方法，還包括下列步驟，借助于通過所述第二層選擇性清除至少所述第三層而制作電隔離區，在相對于所述電隔離區定位成電隔離于所述第一場效應晶體管結構的所述第三層上，制作第二肖特基柵電極，制作第二類型的第二源區并位于所述第二柵電極一側上，以及制作第二類型的第二漏區并位于所述第二柵電極另一側上，從而形成第二類型的第二場效應晶體管結構。
139.權利要求126的方法，還包括下列步驟，在所述第七層上制作第一肖特基柵電極，制作第一源電極并位于所述第一柵電極一側上，以及制作第一漏電極并位于所述第一柵電極另一側上，從而形成第一場效應晶體管結構。
140.權利要求139的方法，還包括下列步驟，借助于通過所述第二層選擇性清除至少所述第七層而制作電隔離區，在所述第七層上制作第二柵介質，在所述柵介質上制作第二柵電極，制作第二源電極并位于所述第二柵電極一側上，以及在所述第二柵電極另一側上制作第二漏電極，從而形成第二場效應晶體管結構。
全文摘要
描述了一種用來制作高遷移率Ge溝道場效應晶體管的方法和層狀異質結構,它在半導體襯底上組合有多個半導體層,且由壓應變的外延Ge層組成的溝道結構具有更高的勢壘即更深的限制量子阱,并具有極高的互補MODFET和MOSFET的空穴遷移率。本發明克服了僅僅具有單個壓應變SiGe溝道層的p溝道器件的合金散射造成的空穴遷移率有限的問題。本發明除了具有從室溫(425K)以上到可獲得甚至更高器件性能的低溫(0.4K)的寬廣工作溫度范圍之外,還改善了深亞微米現有技術硅pMOSFET的遷移率和跨導。
文檔編號H01L27/085GK1343374SQ00804951
公開日2002年4月3日 申請日期2000年3月11日 優先權日1999年3月12日
發明者J·O·楚 申請人:國際商業機器公司