專利名稱：具有集成emi和rfi屏蔽的包覆成型半導體封裝的制作方法
技術領域：
本發明通常屬于半導體器件封裝領域。更具體地，本發明屬于半導體器件封裝的屏蔽領域。
背景技術：
便攜式電子器件，如蜂窩式電話，典型地使用多元件半導體模塊以在單個模制封裝中提供高度的電路集成。該多元件半導體模塊可包括，例如，安裝在電路板上的半導體管芯以及許多電子元件。在模制工藝中可以封裝包括半導體管芯和電子元件的電路板，以形成包覆成型(overmolded)半導體封裝。為確保需要在各種環境下正常工作的器件如蜂窩式電話的性能的可接受水平，包覆成型半導體封裝必須從電磁干擾(EMI)和/或射頻干擾(RFI)被屏蔽。然而，半導體器件制造商面臨為包覆成型半導體封裝提供有效的EMI和RFI屏蔽而不增大封裝的尺寸且基本上不增加封裝成本的挑戰。
在一種方法中，通過在包覆成型半導體封裝上方形成離散的金屬屏蔽物，提供EMI和RFI屏蔽。典型地該金屬屏蔽物包括圍繞包覆成型半導體封裝形成的壁，以及附接到壁并位于包覆成型封裝上方足夠距離以避免干擾封裝的罩。結果，金屬屏蔽物不期望地增加了最終的包覆成型封裝的厚度。而且，金屬屏蔽物的形成需要額外工藝步驟和附加的材料，這顯著增加封裝成本。
在另一方法中，在包覆成型半導體封裝上方施加導電泡沫或橡膠以吸收并捕獲EMI。然而，導電泡沫或橡膠必須手工施加，并需要特殊的材料和額外的工藝，這顯著增加了封裝成本。另外，導電泡沫或橡膠不期望地增加了最終的包覆成型封裝的厚度。
由此，現有技術中需要基本上不增加封裝厚度的用于包覆成型半導體封裝的成本有效的EMI和RFI屏蔽。
發明內容
本發明旨在一種具有集成EMI和RFI屏蔽的包覆成型半導體封裝。本發明提出并解決現有技術中對于基本上不增加封裝厚度的用于包覆成型半導體封裝的成本有效的EMI和RFI屏蔽的需要。
根據一個示例性實施例，一種包覆成型封裝包括位于襯底上的半導體管芯。所述包覆成型封裝還包括位于所述半導體管芯和所述襯底上方的包覆模體(overmold)，其中所述包覆模體具有頂面。所述包覆成型封裝還包括位于所述包覆模體的所述頂面上的導電層，其中所述導電層包括導電聚合體，并且其中所述導電層形成EMI和RFI屏蔽。例如，所述導電層具有約25.0微米到約125.0微米之間的厚度。
根據該示例性實施例，所述包覆成型封裝還包括位于所述襯底上方的柱，其中所述柱連接到所述導電層。例如，所述柱可位于焊盤(solder pad)上，其中所述焊盤連接到參考電壓。例如，所述柱可具有約100.0微米到約200.0微米之間的寬度。所述包覆成型封裝還包括位于所述包覆模體中的孔，其中所述孔位于所述柱上方，其中用所述導電聚合體填充所述孔，并且其中所述導電聚合體與所述柱接觸。根據一個實施例，本發明是一種用于獲得上述結構的方法。在閱覽了下面的詳細描述和附圖后，對于本領域普通技術人員，本發明的其它特征和優點將變得更加顯而易見。
圖1示出了根據本發明一個實施例的包括示例性包覆成型半導體封裝的示例性結構的橫截面圖；圖2示出了根據本發明一個實施例的包括示例性包覆成型半導體封裝的示例性結構的橫截面圖；以及圖3是對應于根據本發明一個實施例的示例性方法步驟的流程圖。
具體實施例方式
本發明旨在一種具有集成EMI和RFI屏蔽的包覆成型半導體封裝。下面的描述包含關于本發明的實施的具體信息。本領域技術人員可意識到，可以采用不同于在本申請中具體討論的方式來實施本發明。而且，為不使本發明難于理解，對發明的一些具體細節沒有進行討論。
本申請的附圖及其相關的詳細描述僅旨在本發明的示例性實施例。為保持簡短，本發明的其它實施例沒有在本申請中具體描述，也沒有在本附圖中具體示出。
圖1示出了結構100的橫截面圖，其用于描述本發明的一個實施例。圖1中省略了對本領域普通技術人員顯而易見的特定細節和特征。結構100包括包覆成型半導體封裝102、104和106，它們在后續的切割單化(singulation)工藝中被單化即被分離之前以帶狀形式示出。注意，在圖1中，為保持簡潔，在此僅詳細討論在本申請中也稱作“包覆成型封裝”的包覆成型半導體封裝104。包覆成型半導體封裝104包括襯底108、半導體管芯110、焊盤112和114、柱116和118、孔120和122、包覆模體124，以及導電層126。還應注意，盡管為保持簡潔在圖1中僅僅示出了三個附接的包覆成型半導體封裝，即包覆成型半導體封裝102、104和106，但是結構100可包括任意數量的附接的包覆成型半導體封裝。
如圖1所示，半導體管芯110位于襯底108的頂面128上，該襯底108可以為例如疊壓的電路板。圖1中也示出了，焊盤112和114位于襯底108的頂面128上。焊盤112和114可包括金屬如銅或鋁，并可通過例如沉積和構圖金屬如銅或鋁的層，然后用金鍍敷該金屬層來形成。焊盤112和114連接到參考電勢(圖1中未示出)，其可為不具有AC分量的任何恒定的DC面。圖1中還示出了，柱116和118位于各自的焊盤112和114上，并具有各自的頂面121和123以及寬度130和高度129。例如，寬度130可在約100.0微米到約200.0微米之間。例如，高度129可以是高度133的約90.0％到約95.0％之間，高度133為包覆模體124的頂面132與襯底108的頂面128之間的距離。
柱116和118為表面安裝柱，并可包括鍍金的銅或其它合適的復合金屬或金屬。在一個實施例中，柱116和118可包括具有金屬涂層的陶瓷材料。通過使用表面安裝組件工藝或其它合適的工藝，可利用焊料將柱116和118附接到各自的焊盤112和114。在一個實施例中，柱例如柱116可附接到耦合至參考電勢的元件如電容器的接線端。在其它實施例中，包覆成型半導體封裝，如包覆成型半導體封裝104可包括一個或多個柱，如柱116和118。
圖1也示出了，包覆模體124位于襯底108、半導體管芯110、焊盤112和114以及柱116和118上方，并可包括環氧模塑料(moldingcompound)或其它合適的模塑料，且可以本領域中公知的方式在模制工藝中形成。具有高度133的包覆模體124具有頂面132。例如，高度133可在約700.0微米至約1300.0微米之間。
圖1還示出了，孔120和122位于包覆模體124中且分別在柱116和118上方，并具有寬度131。例如，寬度131可為約100.0微米。可通過機械工藝如鉆孔、通過激光、或通過其它合適工藝，在包覆模體124中形成孔120和122。孔120和122分別在柱116和118上方形成，直到包覆模體124中的足夠深度，以便暴露各柱116和118的頂面121和123。形成后，用導電材料如導電聚合體填充孔120和122，以便導電材料接觸各柱116和118的頂面121和123。
圖1也示出了，導電層126位于包覆模體124的頂面132上。可包括金屬如銀或銅，或其它合適的導電材料的導電層126可包括導電聚合體。在一個實施例中，導電層126可包括金屬箔。導電層126具有約25.0微米到約125.0微米之間的厚度134。可通過使用涂敷工藝(painting process)、絲網印刷工藝、濺射沉積工藝、或其它適合的工藝在包覆模體124的頂面132上施加導電材料如導電聚合體，形成導電層126。在導電層126的形成期間，導電材料流入到孔120和122中并接觸對應的柱116和118。結果，在導電層126、柱116和118、以及對應的焊盤112和114之間形成電連接。由于焊盤112和114連接到參考電勢，通過填充孔120和122的導電材料、對應的柱116和118、以及對應的焊盤112和114，導電層126連接到參考電勢。在一個實施例中，不使用柱116和118并且導電層126連接到可用接線端，該接線端連接到參考電勢，例如作為參考電勢的電容器接線端或接合襯墊。
在一個實施例中，使用一個或多個彈簧代替柱116和118。在該實施例中，由于該一個或多個彈簧在包覆模體124的頂面132處暴露，從而與導電層126直接連接，因此不需要孔120和122。因此，由于導電層126位于包覆模體124的頂面132上并連接到參考電勢，因此導電層126提供集成屏蔽，該集成屏蔽有效地保護包括半導體110和其它元件(圖1未示出)的包覆成型半導體封裝104不受EMI和RFI的影響。在導電層126形成之后，可使用切割單化工藝，分別在虛線136和138處從包覆成型半導體封裝102和106單化即分離包覆成型半導體封裝104。
因此，通過使用導電材料如導電聚合體在包覆模體124的頂面132上形成導電層126，圖1中的本發明的實施例有利地實現了有效保護包覆成型半導體封裝104不受EMI和RFI影響的集成屏蔽。并且，可在其以帶狀形式附接時對包覆成型半導體封裝施加導電層126，這允許在自動化工藝中有效施加導電層126。結果，圖1中的本發明的實施例以降低的封裝成本實現了對包覆成型半導體封裝的有效EMI和RFI屏蔽。另外，圖1中的本發明的實施例提供不需要昂貴材料如常規離散金屬屏蔽的EMI和RFI屏蔽，這也降低了封裝成本。而且，通過使用足夠薄的導電層，圖1中的本發明的實施例實現的集成EMI和RFI屏蔽有利地僅僅引起包覆成型半導體封裝的總厚度的很小的增加。
圖2示出了結構200的橫截面圖，其用于描述本發明的一個實施例。圖2中省略了對本領域普通技術人員顯而易見的特定細節和特征。結構200包括包覆成型半導體封裝240、242和244，它們在后續的切割單化工藝中被單化即被分離之前以帶狀形式示出。注意，在圖2中，為保持簡潔，在此僅詳細討論包覆成型半導體封裝242。在圖2中，結構200中的襯底208、半導體管芯210、焊盤212和214、柱216和218、孔220和222、頂面221、223和228、寬度230和231、高度229和233、以及厚度234分別對應于圖1中的結構100中的襯底108、半導體管芯110、焊盤112和114、柱116和118、孔120和122、頂面121、123和128、寬度130和131、高度129和133、以及厚度134。
包覆成型半導體封裝242包括襯底208、半導體管芯210、焊盤212和214、柱216和218、孔220和222、包覆模體246。注意，盡管為保持簡潔，圖2中僅僅示出了三個附接的包覆成型半導體封裝即包覆成型半導體封裝240、242和244，但是結構200可包括任意數量的附接的包覆成型半導體封裝。
如圖2所示，半導體管芯210以及焊盤212和214位于襯底208的頂面228上。焊盤212和214的組分和形成基本上類似于圖1中的焊盤112和114，并且焊盤212和214連接到參考電勢(圖2中未示出)，該參考電勢可為不具有AC分量的任何恒定的DC面。圖2也示出了，柱216和218分別位于焊盤212和214上，并在組分、寬度、高度以及形成上基本上類似于圖1中的柱116和118。
圖2還示出了，包覆模體246位于襯底208、半導體管芯210、焊盤212和214以及柱216和218上方，并可包括環氧模塑料或其它適合的模塑料。包覆模體246具有頂面248以及側面250和252，并可以本領域中公知的方式在模制工藝中形成。側面250和252分別位于相對于襯底208的頂面228的角253和255處。在本實施例中，角253和255小于90.0度。圖2也示出了，孔220和222分別位于柱216和218上方的包覆模體246中，并具有寬度231。孔220和222與圖1中的孔120和122在寬度和形成上基本類似。在形成后，可用分別接觸對應的柱216和218的頂面221和223的導電材料如導電聚合體填充孔220和222。
圖2還示出了，導電層254位于包覆模體246的頂面248以及側面250和252上。導電層254與圖1中的導電層126在組分上基本類似，并具有約25.0微米到約125.0微米之間的厚度234。通過使用涂敷工藝、絲網印刷工藝、濺射沉積工藝、以及其它適合的工藝，將導電材料如導電聚合體施加到包覆模體246的頂面248以及側面250和252，形成導電層254。在導電層254的形成期間，導電材料流入包覆模體246中的孔220和222中，并接觸對應的柱216和218。結果，在導電層254、柱216和218、以及對應的焊盤212和214之間形成電連接。由于焊盤212和214連接到參考電勢，通過填充孔220和222的導電材料、對應的柱216和218、以及對應的焊盤212和213，導電層254連接到參考電勢。在一個實施例中，不使用柱216和218，并且導電層254連接到可用的接線端，該接線端連接到參考電勢，例如作為參考電勢的電容器接線端或接合襯墊。
因此，由于導電層254位于包覆模體246的頂面248以及側面250和252上并電連接到參考電勢，導電層254提供集成屏蔽，該集成屏蔽有效保護包括半導體210和其它元件(圖2中未示出)的包覆成型半導體封裝242不受EMI和RFI的影響。在形成導電層254之后，可使用切割單化工藝，分別在虛線256和258處從包覆成型半導體封裝240和244單化即分離包覆成型半導體封裝242。
由此，通過在包覆模體的頂面和側面上形成包括導電材料如導電聚合體的導電層，圖2中的本發明的實施例有利地實現了有效保護包覆成型封裝不受EMI和RFI的影響的集成屏蔽，并提供與上面討論的圖1中的本發明實施例類似的優點。而且，通過除了在包覆模體的頂面外還在側面形成包括導電材料如導電聚合體的導電層，圖2中的本發明的實施例實現了為包覆成型封裝提供提高的EMI和RFI保護的集成屏蔽。
圖3示出了說明根據本發明一個實施例的示例性方法的流程圖。特別地，流程圖300示出了形成圖1中的本發明的實施例的示例性方法。流程圖300中省略了對本領域普通技術人員顯而易見的特定細節和特征。例如，一個步驟可包括一個或多個子步驟或可包括本領域公知的具體設備或材料。在步驟302，在包括半導體管芯110的襯底108上形成圖1中的焊盤112和114，并且將柱116和118分別附接到焊盤112和114。例如，可通過在襯底108上沉積和構圖金屬例如銅的層，并用金鍍敷銅，形成焊盤112和114。例如，柱116和118可包括鍍金的銅，并可通過使用表面安裝組件工藝或其它適合的工藝，利用焊料而被分別附接到焊盤112和114。將焊盤112和114連接到參考電勢(圖1中未示出)，該參考電勢可以為不具有AC分量的任何恒定的DC面。
在步驟304，在半導體管芯110、柱116和118、焊盤112和114、以及襯底108上方形成圖1中的包覆模體124。例如，包覆模體124可包括環氧模塑料和其它適合的模塑料，并可以本領域工致的方式在模制工藝中形成。在步驟306，分別在柱116和118上方的包覆模體124的頂面132中形成孔120和122，以便孔120和122分別暴露柱116和118的對應的頂面121和123。例如，可通過機械工藝如鉆孔、通過激光、或通過其它合適的工藝，形成孔120和122。
在步驟308，通過在包覆模體124的頂面132上施加導電材料，在包覆模體124上形成導電層126，其中導電材料填充分別在柱116和118上方的包覆模體124中形成的孔120和122。例如，導電層126可包括通過使用涂敷工藝、絲網印刷工藝、濺射沉積工藝、或其它適合工藝被施加到包覆模體124的頂面132的導電聚合體。在導電層126的形成期間，導電聚合體填充孔120和122，并接觸柱116和118。結果，在導電層126與柱116和118之間形成電連接。由于柱116和118分別通過焊墊112和114連接到參考電勢，因此導電層126也通過孔120和122中的導電聚合體連接到參考電勢。結果，導電層126形成集成在包覆成型半導體封裝104中的有效的EMI和RFI屏蔽。
因此，如上所述，在圖1和2中的本發明的實施例中，通過在包覆模體上形成包括導電材料如導電聚合體的導電層，本發明有利地實現了成本有效的并基本上不增大包覆成型封裝的尺寸的用于包覆成型封裝的有效的EMI和RFI屏蔽。
根據本發明上面的描述很顯然，只要不脫離本發明的范圍，可采用各種技術來實施本發明的構思。而且，雖然具體參考特定實施例說明了本發明，本領域普通技術人員可理解，只要不脫離本發明的精神和范圍，可在形式和細節上進行改變。因此，所述實施例在各方面都被視為是示例性的而不是限制性的。還應理解，本發明不限于在此描述的具體實施例，而是只要不脫離本發明的范圍，可以進行多種重新配置、修改和替換。
由此，描述了具有集成EMI和RFI屏蔽的包覆成型半導體封裝。
權利要求
1.一種包覆成型封裝，包括位于襯底上的半導體管芯；位于所述半導體管芯和所述襯底上方的包覆模體，所述包覆模體具有頂面；位于所述包覆模體的所述頂面上的導電層，所述導電層包括導電聚合體；其中所述導電層形成EMI和RFI屏蔽。
2.根據權利要求1的包覆成型封裝，還包括位于所述襯底上方的柱，所述柱連接到所述導電層。
3.根據權利要求2的包覆成型封裝，還包括位于所述包覆模體中的孔，所述孔位于所述柱上方，用所述導電聚合體填充所述孔，所述導電聚合體與所述柱接觸。
4.根據權利要求2的包覆成型封裝，其中所述柱連接到參考電壓。
5.根據權利要求4的包覆成型封裝，其中所述柱位于焊盤上，所述焊盤將所述柱連接到所述參考電壓。
6.根據權利要求1的包覆成型封裝，其中所述導電層具有約25.0微米到約125.0微米之間的厚度。
7.根據權利要求2的包覆成型封裝，其中所述柱具有約100.0微米到約200.0微米之間的寬度。
8.一種形成包覆成型封裝的方法，所述方法包括以下步驟在位于襯底上的半導體管芯上方以及在所述襯底上方形成包覆模體，在所述包覆模體的頂面上形成導電層，所述導電層包括導電聚合體；其中所述導電層形成EMI和RFI屏蔽。
9.根據權利要求8的方法，還包括在所述形成所述包覆模體的步驟之前在所述襯底上形成焊盤并將柱附接到所述焊盤的步驟。
10.根據權利要求9的方法，還包括在所述形成所述包覆模體的步驟之后且在所述形成所述導電層的步驟之前，在所述包覆模體中形成孔以便所述孔暴露所述柱的頂面的步驟。
11.根據權利要求10的方法，其中所述形成所述導電層的步驟包括用所述導電聚合體在所述包覆模體中填充所述孔以使所述導電層連接到所述柱。
12.根據權利要求8的方法，其中所述導電層連接到參考電壓。
13.根據權利要求8的方法，其中所述導電層具有約25.0微米到約125.0微米之間的厚度。
14.根據權利要求9的方法，其中所述柱具有約100.0微米到約200.0微米之間的寬度。
15.一種包覆成型封裝，包括位于襯底上的半導體管芯；位于所述襯底上方的柱，所述柱連接到參考電壓；位于所述半導體管芯和所述柱上方的包覆模體，所述包覆模體具有頂面；位于所述包覆模體的所述頂面上的導電層，所述導電層包括導電聚合體，所述導電層連接到所述柱；其中所述導電層形成EMI和RFI屏蔽。
16.根據權利要求15的包覆成型封裝，還包括形成在所述包覆模體中的孔，所述孔位于所述柱上方，用所述導電聚合體填充所述孔，所述導電聚合體與所述柱接觸。
17.根據權利要求15的包覆成型封裝，還包括位于所述襯底上的焊盤，所述焊盤位于所述柱下，所述焊盤將所述柱連接到所述參考電壓。
18.根據權利要求15的包覆成型封裝，其中所述包覆模體包括側面，所述導電層位于所述側面上。
19.根據權利要求15的包覆成型封裝，其中所述導電層具有約25.0微米到約125.0微米之間的厚度。
20.根據權利要求15的包覆成型封裝，其中所述柱具有約100.0微米到約200.0微米之間的寬度。
全文摘要
根據一個示例性實施例，一種包覆成型封裝，包括位于襯底上的半導體管芯。所述包覆成型封裝還包括位于所述半導體管芯和所述襯底上方的包覆模體，其中所述包覆模體具有頂面。所述包覆成型封裝還包括位于所述包覆模體的所述頂面上的導電層，其中所述導電層包括導電聚合體，并且其中所述導電層形成EMI和RFI屏蔽。根據該示例性實施例，所述包覆成型封裝還可包括位于所述襯底上方的柱，其中所述柱連接到所述導電層。所述包覆成型封裝還可包括位于所述包覆模體中的孔，其中所述孔位于所述柱上方，其中用所述導電聚合體填充所述孔，以及其中所述導電聚合體與所述柱接觸。
文檔編號H01L23/552GK1926682SQ200580006400
公開日2007年3月7日 申請日期2005年2月11日 優先權日2004年3月4日
發明者R·W·華倫, S·賈亞拉曼, L·D·波特鮑姆 申請人:斯蓋沃克斯瑟路申斯公司