專利名稱：半導體器件的制作方法
技術領域：
本發明涉及半導體技術領域，特別涉及一種金屬氧化物半導體
(MOS)器件的基礎結構與運作原則。
背景技術：
傳統的MOS半導體器件結構，柵極溝道層的摻雜物與兩側的源極和 漏極的摻雜物為不同型的帶電離子型態，可參考Handbook of Semiconductor Manufacturing Technology, Edited by Yoshio Nishi and Robert Doering, publisher Marcel Dekker， Inc. in 2000. Chapter 5, by Robert B. Simonton， Walter Class, Yuri Erokhin, Michael Mack， and Leonard Rubin。圖l是現有技術半導體器件的結構示意圖。如圖l所示的半導體器 件100，半導體村底101上依次形成有隔離淺溝槽102, P阱103與N阱104。 在P阱103內，依次形成NMOS元件；所述NMOS元件包括柵極溝道層105， 介電層106和柵極107,源極與漏極的輕摻雜區108，源極與漏極的袋摻雜 區109，以及柵極107兩側的間隙壁110，和源極與漏極的重摻雜區lll, 以及源極、漏極與柵極的連接界面層112。在N阱104內，依次形成PMOS 元件；所述PMOS元件包括柵極溝道層105'，介電層106'和4冊極107', 源極與漏極的輕摻雜區108'，源極與漏極的袋摻雜區109',以及柵極 107，兩側的間隙壁110',和源4及與漏^i的重4參雜區iir ，以及源4及、 漏極與柵極的連接界面層112'。
在實際的應用與制造工藝中，由于柵極與源/漏極工程設計的考慮， 柵極溝道層105與105 ，的形成可使用多次離子注入以形成反阱摻雜離子 濃度分布，以控制閾值電壓與亞閾值(Subthreshold)漏電流。可參考美 國麻省理工學院的研究論文(Dimitri A. Antoniadis and James E. Chung, 1991 IEEE正DM Technical Digest,第21-24頁)，或法國格勒諾布爾通訊 實驗室的研究論文(T. Skotnicki & P. Bouillon, 1996 IEEE Symposium onVLSI Technology Technical Digest, 第152-153頁)與(Tomasz Skotnicki, Gerard Merckel， and Thierry Pedron， March 1988, IEEE Electron Device Letters, Vol. 9, No.2，第109-112頁)。輕摻雜源/漏極108與108，可避免熱 載流子效應，源/漏極的袋摻雜區109與109，可降低穿通漏電流，重摻雜 源/漏極111與111，提供與外界連接的低電阻歐姆接觸界面112與112'。 較^冊極溝道層為深的P阱103與N阱104的作用， 一方面可降低襯底漏電流， 另 一方面將NMOS與PMOS隔離，以避免在NMOS與PMOS之間形成閂鎖
(latch-up )效應，使用多次離子注入P阱103與N阱104層，可以達到雙重 和更佳效果。有些應用，在P阱103與N阱104層更深處形成深P阱與深N阱
(圖l中未示出)；其用途包含避免宇宙射線引起的儲存器亂碼，可參考 美國國際商業初4成/>司的研究專輯(IBM Journal of Research and Development, Vol.40， No. 1， January 1996，第3-129頁)。在同時包含模擬 與數字訊號的晶片上，可降低數字訊號與模擬訊號之間的干擾，可參考 美國史坦福大學整合系統中心的研究論文(David K. Su, Marc J. Loinaz, Shoichi Masui, Bruce A. Wooley， IEEE Journal of Solid-State Circuits, Vol.28,No.4， April 1993，第420-430頁)。
離子注入工藝是在半導體襯底中形成P型阱或N型阱，以及形成
源/漏極的重摻雜區，形成PMOS元件的柵極溝道層與源/漏極的輕摻雜區 與源/漏極的袋摻雜區和源/漏極的重摻雜區的最常用方法。決定離子注入 的深度和濃度分布的參數為離子的加速能量，離子的單位面積密度，離 子注入角度，高溫退火時所使用的溫度和時間。高溫退火的作用可以修 補因高能量離子碰撞造成的缺陷，調整離子濃度的分布，同時將注入的 離子激發。可參考美國史坦福大學電子中心的研究論文，James F. Gibbons IEEE Proceedings, Vol. 56, No. 3, March 1968,第295-319頁，與 James F. Gibbons IEEE Proceedings, Vol. 60, No. 9, September 1972,第 1062-2006頁。由于MOS器件在縮小過程中的要求，離子注入技術已延伸到更低和更高的能量，更高的單位面積密度。同時，高溫退火所使用的
溫度也逐步降低，時間也縮短。可參考Source Drain and Wells by Hiroshi Iwai (Tokyo Institute of Technology), 1999 IEDM Short Course on Sub-100nm CMOS, Organizer: Mark Bohr， Washington, D.C.， USA。
傳統的MOS半導體器件結構，基本上NMOS置于P阱內，PMOS置于 N阱內，源/漏極與柵極溝道層則使用不同型導電離子。在無外加縱向電 壓的狀態下，源/漏極在外加橫向電壓的作用下，由于通道之間的反向PN 節，不傳導電流。利用柵極溝道層在縱向外加電場的影響下，轉換成反 型導電離子的特性，形成電流通道。由于PN節的特性，在反型導電離子 的界面層形成離子耗盡區。該離子耗盡區會影響到外加縱向電壓所產生 的反型導電離子數量， 一部分外加電壓虛耗在形成離子耗盡區。
上述MOS半導體器件結構成為半導體技術發展的推動力。半導體制 造技術向著柵極溝道尺寸越做越小與外加電壓愈來愈低的方向發展。傳 統的MOS結構采用愈來愈薄的介電質層，以加強電場的效應，并提高柵 極溝道層的摻雜離子濃度，以控制飽和電流與漏電流。隨著器件溝道長 度的縮短，要求的摻雜源/漏極深度也愈來愈淺，可用來控制反向PN節離 子耗盡區的空間也愈來愈少。具有三面離子耗盡區的傳統的MOS半導體 器件，可利用的空間快速下降，在外加電壓降低的情況，飽和電流將無 法達到預期的數值。
發明內容
本發明解決的問題是提供一種半導體器件，特別涉及一種半導體器 件的基礎結構與運作原理。由于本發明半導體器件的結構之中，柵極溝 道層與兩側的源極和漏極之間的隔離無需依靠PN節，可以更加有效的 利用外加運作電壓的電場效應。在降低電壓的同時，能達到所需的飽和 電流。適用于制作更小與密度更高的半導體元件。
本發明一方面提供了一種半導體器件，包括半導體襯底，位于半導體襯底上的柵極介電層、位于柵極介電層上的柵極，和半導體襯底內位 于柵極溝道層與介電層兩側的源極和漏極，其特征在于所述襯底上的 柵極溝道層與兩側的源極和漏極中的主要帶電離子為相同型態。
所述半導體襯底為硅、或四價元素物質、或三價與五價元素的混合 物。所述柵極溝道層中包含有三價離子摻雜物，所述摻雜物為硼、氟化 硼、鎵、銦、鉈、或鋁之中的任意一種或者多種。所述柵極溝道層中離
子4參雜物的濃度為1E14到2E16/cm3或1E15到2E17/cm3。所述源極和 漏極中包含有三價離子摻雜物，所述摻雜物為硼、氟化硼、鎵、銦、鉈、 或鋁之中的任意一種或者多種。所述源極和漏極中離子摻雜物的濃度為 2E18到2E21/cm3或1E19到4E21/cm3。
另一方面提供了一種半導體器件，包括半導體襯底，位于半導體襯 底上的第一 N型阱和第二 N型阱，所述第一 N型阱和第二 N型阱分別 具有柵極溝道層、柵極介電層、位于柵極介電層上的柵極和位于柵極介 電層上的柵極兩側的間隙壁，以及半導體襯底內位于柵極溝道層與介電 層兩側的源極和漏極，沿源極、漏極和柵極表面延伸的連接界面層，其
離子為相同型態。
所述半導體襯底為硅、或四價元素物質、或三價與五價元素的混合物。
所述N型阱中包含有五價離子摻雜物，所述摻雜物為磷、砷、銻、 鉍、或者氮之中的任意一種，或者多種。
所述柵極溝道層中包含有三價離子摻雜物，所述摻雜物為硼、氟化 硼、鎵、銦、鉈、或鋁之中的任意一種，或者多種。
所述源極和漏極中包含有三價離子摻雜物，所述摻雜物為硼、氟化 硼、鎵、銦、鉈、或鋁之中的任意一種，或者多種。
所述N型阱中離子摻雜物的濃度為1E16到4E19/cm3。
所述第一 N型阱的柵極溝道層中離子摻雜物的濃度為1E14到2E16/cm3。所述第一 N型阱的源極和漏極中離子摻雜物的濃度為2E18 到2E21/cm3。
所述第二 N型阱的柵極溝道層中離子摻雜物的濃度為1E15到 2E17/cm3。所述第二 N型阱的源極和漏極中離子摻雜物的濃度為1E19 到4E21/cm3。
所述連接界面層包含有金屬硅化物。所述金屬硅化物的金屬成分含 鈷、鎳、鉬、鈦、鴒、銅、或者鈮。
所述柵極介電層的厚度為10到100埃。
所述柵極兩側的間隙壁為單層或多層硅化物介電質。
所述半導體器件還包括位于柵極溝道層兩側的N+袋纟參雜區。所述 柵極溝道層兩側的N+袋摻雜區離子摻雜物的濃度為2E17到4E19/cm3。
與現有技術相比，本發明具有以下優點
的主要帶電離子為相同型態。利用外加電場改變載流子的能帶來控制溝 道層中載流子的導電性，而不需利用源/漏極之間的柵極溝道層形成反 型導電層來控制載流子的導電性。從結構上來分析，本發明提供的半導 體器件，相當于傳統的半導體器件之柵極溝道層長度等于零的情況。本 發明提供的半導體器件結構只在溝道與底層N阱之間有一縱向的PN 節，可以利用垂直方向的PN節與柵極溝道層兩側的N+袋摻雜區離子 摻雜物的濃度來調降柵極溝道層的漏電流。相應地，將橫向電場效應與 垂直電場效應分離開來，達到縮小元件的大小與提高元件的功效，加上 利用同型帶電離子的柵極溝道與源/漏極，離子耗盡區的空間大為減少， 在外加電壓降低的情況，亦可達到預期的飽和電流數值。由于柵極溝道 層與兩側的源極和漏極之間的隔離無需PN節，直接利用同型離子在不 同摻雜物濃度所產生的電位差來隔離，可以降低外加工作電壓。本發明 的半導體器件具有如下優點
1、本發明提供的半導體器件在外加電壓為0.4到0.6伏特即可運作，不需要經過形成反型導電離子，在較低的電場作用下即可完成電子
傳輸；
2、 本發明提供的半導體器件，不需要經過形成反型導電離子，速 度可以更快；
3、 本發明提供的半導體器件在外加電壓的影響下，源極/漏極的高 電位端，由于沒有離子耗盡區，電場更均勻的分布于整個溝道，使熱載 流子效應大大的降低；
4、 本發明提供的半導體器件可降低運作電壓，適用于制造更小， 密度更高與更可靠的半導體元件；
5、 本發明提供的半導體器件可以使用較大范圍的源極/漏極和柵極 溝道層的摻雜離子濃度與較大范圍的柵極介電層厚度；
6、 本發明提供的半導體器件可簡化半導體器件制程。
通過附圖中所示的本發明的優選實施例的更具體說明，本發明的上 述及其它目的、特征和優勢將更加清晰。在全部附圖中相同的附圖標記 指示相同的部分。并未刻意按比例繪制附圖，重點在于示出本發明的主 旨。在附圖中，為清楚明了，放大了層和區域的厚度。
圖l是現有技術半導體器件的結構示意圖2是本發明半導體器件基礎結構示意圖2A是本發明的半導體器件工作原理示意圖3是本發明半導體器件第一實施例的結構示意圖4是本發明半導體器件第二實施例的結構示意圖。
所述示意圖只是實例，其在此不應限制本發明保護的范圍。
具體實施例方式
為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。
在下面的描述中闡述了很多具體細節以便于充分理解本發明。但是 本發明能夠以很多不同于在此描述的其它方式來實施，本領域技術人員 可以在不違背本發明內涵的情況下做類似推廣。因此本發明不受下面公 開的具體實施的限制。
本發明的本質在于半導體器件結構的基礎原則的改變，其特征在于 襯底上的柵極溝道層與兩側的源極和漏極的帶電離子為相同型態。利用 離子注入摻雜離子濃度的差異造成的電位勢壘形成源極經柵極到漏極
之間的隔離。由于結構內沒有PN節，電位勢壘低于通常含有PN節的 0.7伏特，對應的運作區域電位變化，低于半導體的能帶間隙的一半； 以硅為襯底的半導體為例，約為0.55伏特。所述半導體器件的外加運作 電壓，可降低至0.4到0.6伏特。
圖2是本發明的半導體器件基礎結構示意圖。本發明的半導體器 件，參見圖2所示的結構200，半導體襯底201上形成有4冊極溝道層205， 介電層206和柵極207，源極與漏極的摻雜區208與208，，和源極、漏 極與柵極的連接界面層212。其中，柵極溝道層205和兩側的源極與漏 極的摻雜區208與208，中的帶電離子為相同型態，其中柵極溝道層205 中包含有三價離子摻雜物，所述摻雜物為硼、氟化硼、鎵、銦、鉈、或 鋁之中的任意一種，或者多種，離子摻雜物的濃度為1E14到2E16/cm3。 所述源極和漏極的摻雜區208與208，中也包含有三價離子摻雜物，所述 摻雜物為硼、氟化硼、鎵、銦、鉈、或鋁之中的任意一種，或者多種， 離子摻雜物的濃度為2E18到2E21/cm3。在上述基礎結構的另一個實施 例中，柵極溝道層205中的離子摻雜物的濃度為1E15到2E17/cm3，源 極和漏極的摻雜區208與208，中的離子摻雜物的濃度為1E19到 4E21/cm3。
所述半導體襯底201為硅、或四價元素物質、或三價與五價元素的混合物。所述連接界面層212包含有金屬硅化物，所述金屬硅化物的金
屬成分含鈷、鎳、鉬、鈦、鎢、銅、或者鈮。
本發明半導體器件的工作原理，參見圖2A所示的能帶圖。圖2A 所示為圖2中源極208、柵極溝道層205、與漏極208'之間的價電區能 帶圖，本圖對應于圖2中柵極溝道層205的摻雜離子濃度遠低于源極208 與漏極208'的情況。在無外加電壓的熱平衡狀態下，半導體器件結構 各區間的費米能階為相同，柵極溝道層與兩側的源極和漏極之間形成電 位差小于0.55伏特的勢壘230。在此條件下，實線208， 205， 208，表 示各區間的價電區能帶。源極在外加正電壓231時，源極的價電區能帶 208移至233,柵極溝道層的價電區能帶205與漏極的價電區能帶208， 無變化，半導體器件處于不導電狀態。當柵極有一外加電壓232時，如 果所加為正電壓，空穴被排斥遠離溝道層，對應于^fr極溝道層價電區能 帶205沿234方向加大柵極溝道層與漏極價電區能帶差，半導體器件處 于不導電狀態。如果所加為負電壓，空穴被吸引至溝道層，對應于柵極 溝道層價電區能帶205沿232方向變化，勢壘降低，當電壓達到閾值電 壓，如圖中235虛線所示，半導體器件處于導電狀態。空穴從源極流向 漏才及，電流的方向亦為/人源核二流向漏才及。
圖3是本發明半導體器件第一實施例的結構示意圖。參考圖3所示的本 發明半導體器件第一實施例的結構300,半導體襯底301上依次形成有隔 離淺溝槽302， N型阱303和304。在N型阱303內形成有PMOS元件；所述 PMOS元件包括柵極溝道層305,介電層306和柵極307，柵極兩側的間隙 壁310,源極與漏極的摻雜區308與308"，以及源極、漏極與柵極的連接 界面層312。在N型阱304內形成的PMOS元件包括柵極溝道層305，，介電 層306'和4冊極307', 4冊極兩側的間隙壁310',源才及與漏才及的4參雜區308，" 與308',以及源4及、漏極與柵極的連4妄界面層312'。
上述半導體襯底301為硅、或四價元素物質、或三價與五價元素的混 合物。在所述N型阱303和304中包含有五價離子摻雜物，所述摻雜物為磷、砷、銻、鉍、或者氮之中的任意一種，或者多種，離子摻雜物的濃度為
1E16到4E19/cm3。
所述柵極溝道層305中包含有三價離子摻雜物，所述摻雜物為硼、氟 化硼、鎵、銦、鉈、或鋁之中的任意一種，或者多種。所述源極和漏極 的摻雜區308與308"中也包含有三價離子摻雜物，所述摻雜物為硼、氟 化硼、鎵、銦、鉈、或鋁之中的任意一種，或者多種。所述柵極溝道層 305中離子摻雜物的濃度為lE14到2E16/cm3。所述源極和漏極的摻雜區 308與308"中離子摻雜物的濃度為2E18到2E21/cm3。
所述柵極溝道層305，中包含有三價離子摻雜物，所述摻雜物為硼、 氟化硼、鎵、銦、鉈、或鋁之中的任意一種，或者多種。所述源極和漏 極的摻雜區308，與308"，中也包含有三價離子摻雜物，所述摻雜物為硼、 氟化硼、鎵、銦、鉈、或鋁之中的任意一種，或者多種。其中，所述柵 極溝道層305，中離子摻雜物的濃度為1E15到2E17/cm3,所述源極和 漏極的摻雜區308，與308"，中離子摻雜物的濃度為1E19到4E21/cm3。
所述柵極介電層306的厚度為10到100埃。所述連接界面層312包含有 金屬硅化物。所述金屬硅化物的金屬成分含鈷、鎳、鉬、鈦、鴒、銅、 或者鈮。所述柵極兩側的間隙壁310為單層或多層硅化物介電質。
所述柵極介電層306，的厚度為10到100埃。所述連接界面層312' 包含有金屬硅化物。所述金屬硅化物的金屬成分含鈷、鎳、鉬、鈦、鎢、 銅、或者鈮。所述柵極兩側的間隙壁310，為單層或多層硅化物介電質。
圖4是本發明半導體器件第二實施例的結構示意圖。參考圖4所示 的本發明半導體器件結構400，半導體襯底401上依次形成有隔離淺溝 槽402, N型阱403和404。在N型阱403內形成有PMOS元件；所述 PMOS元件包括4冊極溝道層405,介電層406和柵極407, 4冊極兩側的 間隙壁410，源4及與漏極的摻雜區408與408"，以及源極與漏極的袋摻 雜區409與409",和源極、漏極與柵極的連接界面層412。在N型阱 404內形成的PMOS元件包括柵極溝道層405，，介電層406'和柵極407，，柵極兩側的間隙壁410，，源極與漏極的摻雜區408，與408"，， 以及源極與漏極的袋纟參雜區409，"與409，，和源極、漏極與柵極的 連接界面層412'。本實施例中的半導體器件結構400與前述半導體器 件結構300的區別僅在于增加了袋摻雜區409與409"以及袋摻雜區409， 與409'"。上述袋摻雜區能夠進一步降低襯底中源極和漏極之間的漏 電流。在N型阱403和404中，袋摻雜區409、 409" 、 409，和409，" 的摻雜離子類型為W型。N+袋摻雜區離子中包含有五價離子摻雜物， 所述摻雜物為磷、砷、銻、鉍、或者氮之中的任意一種，或者多種。摻 雜物的濃度為2E17到4E19/cm3。
綜上所述，本發明半導體器件及其制作方法提供一種運作原理，半 導體器件的結構內的柵極溝道層與兩側的源極和漏極的帶電離子為相 同型態。本發明半導體器件的結構屬于半導體元件的基礎原理與應用，
邏輯元件、儲存器元件、驅動器元件、接受器元件、控制器元件、微處 理系統元件、與系統元件等，都在本發明半導體器件的保護范圍。
雖然本發明已以較佳實施例揭露如上，然而并非用以限定本發明。 任何熟悉本領域的技術人員，在不脫離本發明技術方案范圍情況下，都 可利用上述揭示的方法和技術內容對本發明技術方案作出許多可能的 變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發 明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡 單修改、等同變化及修飾，均仍屬于本發明技術方案保護的范圍內。
權利要求
1、一種半導體器件，包括半導體襯底，位于半導體襯底上的柵極介電層、位于柵極介電層上的柵極，和半導體襯底內位于柵極溝道層與介電層兩側的源極和漏極，其特征在于所述襯底上的柵極溝道層與兩側的源極和漏極中的主要帶電離子為相同型態。
2、 根據權利要求1所述的半導體器件，其特征在于所述半導體 襯底為硅、或四價元素物質、或三價與五價元素的混合物。
3、 根據權利要求1所述的半導體器件，其特征在于所述柵極溝 道層中包含有三價離子摻雜物，所述摻雜物為硼、氟化硼、鎵、銦、鉈、 或鋁之中的任意一種或者多種。
4、 根據權利要求3所述的半導體器件，其特征在于所述柵極溝 道層中離子摻雜物的濃度為1E14到2E16/cm3。
5、 根據權利要求1所述的半導體器件，其特征在于所述源極和 漏極中包含有三價離子摻雜物，所述摻雜物為硼、氟化硼、鎵、銦、鉈、 或鋁之中的任意一種或者多種。
6、 根據權利要求5所述的半導體器件，其特征在于所述源極和 漏極中離子摻雜物的濃度為2E18到2E21/cm3。
7、 根據權利要求3所述的半導體器件，其特征在于所述柵極溝 道層中離子摻雜物的濃度為1E15到2E17/cm3。
8、 根據權利要求5所述的半導體器件，其特征在于所述源極和 漏極中離子摻雜物的濃度為1E19到4E21/cm3。
9、 一種半導體器件，包括半導體襯底，位于半導體襯底上的第一 N型阱和第二 N型阱，所述第一 N型阱和第二 N型阱分別具有柵極溝 道層、柵極介電層、位于柵極介電層上的柵極和位于柵極介電層上的柵 極兩側的間隙壁，以及半導體襯底內位于柵極溝道層與介電層兩側的源 極和漏極，沿源極、漏極和柵極表面延伸的連接界面層，其特征在于 所述襯底上的柵極溝道層與兩側的源極和漏極中的主要帶電離子為相 同型態。
10、 根據權利要求9所述的半導體器件，其特征在于所述半導體 襯底為硅、或四價元素物質、或三價與五價元素的混合物。
11、 根據權利要求9所述的半導體器件，其特征在于所述N型阱 中包含有五價離子摻雜物，所述摻雜物為磷、砷、銻、鉍、或者氮之中 的任意一種，或者多種。
12、 根據權利要求9所述的半導體器件，其特征在于所述柵極溝 道層中包含有三價離子摻雜物，所述摻雜物為硼、氟化硼、鎵、銦、鉈、 或鋁之中的任意一種，或者多種。
13、 根據權利要求9所述的半導體器件，其特征在于所述源極和 漏極中包含有三價離子摻雜物，所述摻雜物為硼、氟化硼、鎵、銦、鉈、 或鋁之中的任意一種，或者多種。
14、 根據權利要求11所述的半導體器件，其特征在于所述N型 阱中離子摻雜物的濃度為1E16到4E19/cm3。
15、 根據權利要求9或12所述的半導體器件，其特征在于所述 第一N型阱的柵極溝道層中離子摻雜物的濃度為1E14到2E16/cm3。
16、 根據權利要求9或13所述的半導體器件，其特征在于所述 第一 N型阱的源極和漏極中離子摻雜物的濃度為2E18到2E21/cm3。
17、 根據權利要求9或12所述的半導體器件，其特征在于所述 第二N型阱的柵極溝道層中離子摻雜物的濃度為1E15到2E17/cm3。
18、 根據權利要求9或13所述的半導體器件，其特征在于所述 第二N型阱的源極和漏極中離子摻雜物的濃度為1E19到4E21/cm3。
19、 根據權利要求9所述的半導體器件，其特征在于所述連接界 面層包含有金屬硅化物。
20、 根據權利要求19所述的半導體器件，其特征在于所述金屬 硅化物的金屬成分含鈷、鎳、鉬、鈦、鴒、銅、或者鈮。
21、 根據權利要求9所述的半導體器件，其特征在于所述柵極介 電層的厚度為10到100埃。
22、 根據權利要求9所述的半導體器件，其特征在于所述柵極兩 側的間隙壁為單層或多層硅化物介電質。
23、 根據權利要求9所述的半導體器件，其特征在于所述半導體 器件還包括位于柵極溝道層兩側的N+袋摻雜區。
24、 根據權利要求23所述的半導體器件，其特征在于所述柵極 溝道層兩側的N+袋摻雜區離子摻雜物的濃度為2E17到4E19/cm3。
全文摘要
一種半導體器件，所述半導體器件包括半導體襯底，位于半導體襯底上的柵極介電層、位于柵極介電層上的柵極，以及半導體襯底內位于柵極溝道層兩側的源極和漏極。本發明半導體器件的特征在于襯底上的柵極溝道層與兩側的源極和漏極的主要帶電離子為相同型態，無需經由轉換成反型離子而形成導電層。利用柵極溝道層半導體襯底上摻雜離子濃度與源極和漏極摻雜離子濃度的差異，源/漏極在外加橫向電壓的作用下，柵極溝道的電子或空穴束縛于不導電的狀態。在縱向外加電場的影響下而處于自由移動狀態，電子遷移率隨橫向電場而極快加速，以控制源極和漏極之間的電導率。本發明半導體器件可以提供更快速，供電壓更低，與密度更高的半導體元件。
文檔編號H01L27/088GK101295731SQ20071004025
公開日2008年10月29日 申請日期2007年4月24日 優先權日2007年4月24日
發明者王津洲 申請人:中芯國際集成電路制造(上海)有限公司