專利名稱：半導體芯片的制作方法
技術領域：
本發明涉及一種半導體芯片，更具體地，涉及一種包括其中包含 熔絲的冗余電路的半導體芯片。
背景技術：
作為選擇半導體集成電路中的冗余電路的方法，在許多情況下采 用通過激光輻射來熔化配線來選擇冗余電路的方法。通過在所述方法 中使用的激光輻射熔化的那部分(在下文中稱作"熔絲元件")由在半 導體芯片中用作配線的導電層構成。將在所述熔絲元件上形成的層間 絕緣膜和鈍化膜刻蝕至預定厚度。向通過刻蝕開口的區域(在下文中 稱為"熔絲開口")施加激光束，從而切割在熔絲開口下面形成的熔絲 元件。
另一方面，在組裝半導體芯片時吸取切割(dice)成小片的芯片 的過程中，將切成小片的半導體芯片安裝到在升高臺上放置的膜上， 并且將其從膜的背面一側升高。隨后，采用由金屬形成的底座通過真 空抽吸抽吸芯片。在這種情況下已知的是，由于在升高臺和膜之間產 生的摩擦靜電、或者由于在膜和半導體芯片之間產生的剝離起電導致 對半導體芯片充電，這導致當使半導體芯片與由金屬形成的底座接觸
時產生靜電放電。
在熔絲區附近形成底座接觸部分的情況下，通過熔絲元件和用于 選擇與熔絲元件相連的冗余電路的電路產生靜電放電，在某些情況下
作為放電路徑。在這種情況下，由于靜電放電引起的流過用于選擇冗 余電路的電路電流在某些情況下引起用于選擇冗余電路的電路操作失 效。例如，當瞬時大電流流入電路中從而熔化在電路中設置的元件時、 或者當在電路中的柵極電極和半導體襯底之間產生較高電場時從而通 過靜電放電引起柵極氧化物膜的損壞時(例如，參見Yasuhiro Fukuda2005年在Journal of the Institute of Electrostatics J"即an， vol. 29 ， No. 2 ， p. 106 的 "Electrostatic Discharge Failure Mechanisms of Semiconductor Devices"禾口 JP 11-163005A), 在用 于選擇冗余電路的電路中發生操作失效。
在用于選擇冗余電路的一些傳統電路中，在熔絲元件上面形成配 線層。然而，沒有將配線層定位于熔絲開口的區域中，并且不會作為 保護元件(例如，參見JP 2005-166900A 、 JP 2001-189385A 、 JP11-260922A、 JP10-74838A和JP 62-84521A)。
在用于保護電路免受放電影響的保護元件設置在用于選擇冗余電 路的電路中的情況下，所述放電通過熔絲元件和用于選擇與熔絲元件 相連的冗余電路的電路作為放電路徑而產生，需要提供與接合焊盤相 連的充電器件模型(CDM)的阻抗等效的阻抗的保護元件，使得確保了 保護元件的保護能力。結果，保護元件的面積變大。對于每一個保護 元件，同時取決于器件特性等，保護元件所需的面積是具有約15/^至 約20;^的邊長的正方形區域。
另外，與傳統熔絲元件相關聯的保護元件電連接在熔絲元件和內 部電路之間，或者與內部電路并聯(例如，參見JP02-244740A和 JP2006-073937A)。此外，在絕緣膜上形成導電膜以便暴露到熔絲元件 開口的內側，從而防止產生靜電放電(例如，參見JP2006-080411A)。
圖15是示出了其中在現有技術的半導體芯片上形成部件的區域 的平面圖。如圖15所示，在一些情況下，靜電放電從半導體芯片9上 的底座接觸區140到達熔絲形成區120。圖16是示出了現有技術半導 體芯片的主要部分的截面圖。如圖16所示，在用于選擇冗余電路的傳 統電路中沒有提供靜電放電損壞保護元件，所以由于靜電放電引起電 流流至用于選擇冗余電路的電路。在圖15和圖16中，用于靜電放電 的路徑用粗虛線箭頭表示。因此，在一些情況下，在用于選擇冗余電 路的電路中發生操作失效，例如當瞬時大電流沿熔絲開口 17流入電路 中從而熔化在電路中設置的元件(例如，熔絲元件21)，或者當在電 路中的柵極電極25和半導體襯底11之間產生較高電場從而通過靜電 放電引起柵極氧化物膜損壞時，在用于選擇冗余電路的電路中發生操 作失效。如上所述，由于在組裝半導體芯片時產生的靜電放電引起流動的 電流通過熔絲元件進行放電。結果，在半導體芯片中發生功能失效的 問題增加。
發明內容
根據本發明的半導體芯片包括至少一個熔絲元件；在熔絲元件 上方形成的熔絲開口；以及放電電極，在熔絲開口的底部部分下面形 成，并且在與熔絲元件相同的層以及熔絲元件上方的層之一中形成。
因此，由于在組裝半導體芯片時產生的靜電放電引起流動的電流 可以通過放電電極進行放電。結果，可以防止由于靜電放電引起流動 的電流通過熔絲元件進行放電，并且可以防止在半導體芯片中發生功 能失效。
根據本發明，防止了由于在組裝半導體芯片時產生的靜電放電引 起流動的電流通過熔絲元件進行放電，從而防止了在半導體芯片中發 生功能失效。
在附圖中
圖1是示出了在根據本發明的實施例1的半導體芯片上其中形成 部件的區域的示例的平面圖2是示出了根據本發明實施例1的半導體芯片的主要部分的示 例的截面圖3是示出了在抽吸如圖1所示的半導體芯片的工藝期間獲得的 放電路徑的圖4是示出了在抽吸圖2所示的半導體芯片的主要部分的工藝期 間獲得的放電路徑的圖5是示出了根據本發明實施例2的半導體芯片的主要部分的示 例的截面圖6是示出了在根據本發明實施例2的半導體芯片上其中形成部 件的區域的示例的平面圖7是示出了根據本發明實施例3的半導體芯片的主要部分的示例的截面圖8是示出了在根據本發明實施例4的半導體芯片上其中形成部 件的區域的示例的平面圖9是示出了在根據本發明實施例4的半導體芯片上其中形成部 件的區域的另一個示例的平面圖IO是半導體芯片的外圍部分的局部放大視圖11是示出了在根據本發明實施例5的半導體芯片上其中形成部
件的區域的示例的平面圖12是示出了根據本發明實施例5的半導體芯片的主要部分的示
例的截面圖13是示出了在根據本發明實施例5的半導體芯片上其中形成部 件的區域的示例的平面圖14是示出了在根據本發明實施例5的半導體芯片上其中形成部
件的區域的另一個示例的平面圖15是示出了在現有技術的半導體芯片上其中形成部件的區域 的平面圖；以及
圖16是示出了現有技術的半導體芯片的主要部分的示例的截面圖。
具體實施例方式
在下文中，將參考附圖描述本發明的示范性實施例。附圖中，將 具有相同結構或功能的部件和相應部分用相同的參考符號表示，并且 省略其描述。
(實施例l)
將參考圖1和圖2描述根據本發明的實施例1的半導體芯片(半 導體器件)的結構。圖1是示出了在根據本發明的實施例1的半導體 芯片1上其中形成部件的區域的示例的平面圖。在圖1中，在半導體 芯片1的平面圖中，將其中形成熔絲元件的熔絲形成區120、以及其 中形成放電電極的放電電極形成區130表示為各自由實線包圍的斜線 陰影區(通過正斜線表示的區域代表熔絲形成區120，以及通過反斜 線表示的區域代表放電電極形成區130)。另外，在熔絲元件上形成的
熔絲開口的外圍170 (熔絲開口的底部部分的外圍)用點劃線表示。
此外，與底座接觸的底座接觸區140表示為由虛線包圍的水平條形區。 除非另有聲明，在以下描述中使用的類似圖中按照相同的方式表示上 述區域。在圖1中，放電電極形成區130形成于半導體芯片1上的底 座接觸區140和熔絲形成區120之間。底座接觸區140保持和承載半 導體芯片1，并且底座接觸區140防止半導體芯片1在組裝工藝中掉 落。(將底座接觸區140稱為承載區)
圖2是示出了根據本發明實施例1的半導體芯片的主要部分的示 例的截面圖。具體地，圖2是半導體芯片1中包括熔絲元件21和放電 電極31的一部分的截面圖。圖2中所示的半導體芯片1具有兩個配線 層，即在半導體襯底11上形成的層間絕緣膜13和15。另外，熔絲開 口 17形成于層間絕緣膜15中的熔絲元件21上面。熔絲元件21和放 電電極31形成于層間絕緣膜15中，并且觸點23和33以及柵極電極 25形成于層間絕緣膜13中。擴散層35形成于半導體襯底11中。另 外，在圖2中，圖1中所示的底座接觸區沿箭頭所示的方向形成。
在圖2中，熔絲元件21通過觸點23與柵極電極25相連。柵極電 極25與組成用于選擇冗余電路的電路一部分的晶體管的柵極相對應。 放電電極31形成于其中還形成熔絲元件21的配線層(層間絕緣膜15) 中，并且通過觸點33與半導體襯底11 (擴散層35)相連。與觸點33 接觸的擴散層35是與半導體襯底11相同類型的雜質擴散層。結果， 放電電極31在相同的電勢與半導體襯底11電連接。另外，在所述結 構中，盡可能地減小了在半導體襯底11和放電電極31之間插入的寄 生阻抗分量。
如圖1所示，放電電極形成區130形成于比熔絲形成區120更靠 近將與底座接觸的底座接觸區140的區域中。當底座開始與半導體芯 片1的中心附近(半導體芯片1的中心附近)接觸并且熔絲形成區120 形成于底座接觸區140的外部(與半導體芯片1的外圍更靠近的一側 上)時，放電電極形成區130形成于比熔絲形成區120更靠近半導體 芯片1的中心的位置處。這是因為底座接觸區140和放電電極形成區 130之間的距離比底座接觸區140和熔絲形成區120之間的距離更短。 因此，從底座放電的電流易于到達在放電電極形成區130中形成的放
電電極31。
接下來，參考圖3和圖4描述在組裝半導體器件時抽吸已切割的 芯片的工藝期間根據本發明實施例1的半導體器件的狀態。在圖3和 圖4中，放電路徑用粗虛箭頭表示。圖3是示出了在抽吸如圖l所示 的半導體芯片1的工藝期間獲得的放電路徑的圖。在圖3中，放電電 極31形成于位置比熔絲形成區120更靠近底座接觸區140的放電電極 形成區130中。因此，放電路徑到達位置比熔絲形成區120更靠近底 座接觸區140的放電電極形成區130。圖4是示出了在抽吸圖2所示 的半導體芯片1的主要部分的工藝期間獲得的放電路徑的圖。放電電 極31和半導體襯底11在相同的電勢下彼此相連，并且放電電極31形 成于比熔絲元件21更靠近底座接觸區140的位置處。由此，在通過本 發明實施例1中附加地設置的放電電極31的路徑中而不是通過熔絲元 件21中的放電路徑產生放電。
這樣，在組裝半導體芯片時抽吸已切割的芯片工藝中產生的靜電 放電在通過放電電極31的放電路徑中而不是通過熔絲元件21的放電 路徑中產生。結果，可以防止將較高的電壓施加到在用于選擇冗余電 路的電路中形成的柵極電極25上，并且可以防止相應部分擊穿。
(實施例2)
圖5是示出了根據本發明實施例2的半導體芯片的主要部分的示 例的截面圖。在半導體芯片2上其中形成部件的區域與圖1中的區域 相同。在圖5中，放電電極31形成于在其中形成熔絲元件21的層上 形成的配線層中。具體地，圖5中所示的半導體芯片2包括層間絕緣 膜13和15以及層間絕緣膜19，并且包括在層間絕緣膜19中形成的 熔絲開口 17。熔絲元件21按照與圖2相同的方式形成于層間絕緣膜 15中。放電電極31形成于在絕緣膜15上形成的層間絕緣膜19中。 換句話說，放電電極31形成于在其中形成熔絲電極21的層上形成的 層中，并且按照與圖2相同的方式形成于熔絲開口 17的底部部分17a 的下面。其他部件與圖2的部件相同，所以省略其描述。注意在以上 實施例中，只示出了熔絲元件21和放電電極31的關系示例，放電電 極31可以沿半導體芯片2的垂直方向與熔絲元件21的一部分重疊。
在根據本發明實施例2的半導體芯片2中，如圖5所示形成放電
<formula>formula see original document page 10</formula>
(表示為圖5中的距離B)比熔絲元件21和底部部分17a之間的距離 (表示為圖5中的距離A)更短。因此，從底座放電的電流易于到達 放電電極31。
因此，根據本發明的實施例2，在放電電極31上形成的層間膜的 厚度(與距離B相對應)比在熔絲元件21上形成的層間膜的厚度(與 距離A相對應)更小。因此，與本發明實施例1的情況相比，可以更 可靠地將放電路徑導引至放電電極31。注意，參考圖5示作為實施例 說明了其中設置了放電電極31的情況，但是可以采用任意結構，只要 可以確保這種放電距離防止熔絲元件21放電。例如，可以按照這種方 式設置放電路徑，使得將開口形成于層間絕緣層15中，并且將金屬層 嵌入到開口中，使得將電流放電至其中。換句話說，導電層可以形成 于熔絲元件21的頂部表面上面或上方。另外，如果電阻值在可允許的 范圍內，可以堆積觸點33。
另外，圖6示出了在半導體芯片上其中形成部件的區域的另一個 示例。在圖6中，底座接觸區140由虛線表示。如圖6所示，在半導 體芯片2-1的實質中心處彼此平行地形成放電電極形成區130和熔絲 形成區120。底座接觸區140相等地與放電電極形成區130的一部分 以及與熔絲形成區120的一部分重疊。在這種情況下，即使當半導體 芯片2-1的熔絲形成區120和底座接觸區140彼此重疊的情況下，放 電電極形成區130還按照相同的方式與底座接觸區140重疊。結果， 在所述結構中，盡可能地減小了在半導體襯底11和放電電極31之間 插入的寄生阻抗分量。因此，可以將放電電流從底座導引至放電電極 形成區130。另外，放電電極31形成于熔絲元件21的上方，從而可 以將放電電流從底座導引至放電電極形成區130。
(實施例3)
圖7是示出了根據本發明實施例3的半導體芯片的主要部分的示 例的截面圖。在圖7中，將放電電極31定位在熔絲開口 17的邊緣處， 并且將放電電極31的一部分定位在熔絲開口 17的底部部分17a的下面。具體地，將放電電極31的一部分定位于熔絲開口 17的底部部分
17a外圍的內側上。注意，在半導體芯片3上其中形成部件的區域與 圖1的區域類似。
根據本發明的實施例3，在熔絲開口 17的底部部分17a的恒定區 域中，可以增加放電電極和熔絲電極之間的距離。將一部分放電電極 31定位于熔絲開口 17下面，所以在通過放電電極31的放電路徑上不 會增加阻抗分量。在所述結構中，不會削弱于以上實施例類似的效果。 因此，在沒有削弱于以上實施例類似效果的情況下，增加了放電電極 和熔絲電極之間的距離。結果，可以增加對于以下問題的容限例如， 將在通過激光輻射熔化熔絲元件時熔化的熔絲元件沉積在熔絲元件和 放電電極之間，或者激光輻射取決于激光輻射的能量或輻射位置而影 響放電電極。
(實施例4)
在本發明的實施例4中，描述了在半導體芯片上其中形成部件的 區域與圖1的區域不同的情況。圖8和圖9分別示出了根據本發明的 實施例4的在半導體芯片4-1和4-2上其中形成部件的區域的示例的 平面圖。
在圖8中，將熔絲形成區120、放電電極形成區130和熔絲開口 的外圍170定位在底座接觸區140的內側上。換句話說，將底座接觸 區140定位為比熔絲形成區120更靠近半導體芯片4-1的外圍。因此， 放電電極形成區130 (放電電極31)形成于半導體芯片4-1的外圍和 熔絲形成區120 (熔絲元件21)之間。結果，在圖8所示的半導體芯 片4-1中，底座接觸區140和放電電極形成區130之間的距離比底座 接觸區140和熔絲形成區120之間的距離小。
另外，在半導體芯片的外圍(外圍部分)附近，形成劃割區(劃 線(scribe line))。通常，在排除一些產品的許多情況下，焊盤形成 于半導體芯片的外圍上。因此，優選地是考慮所述事實來確定放電電 極形成區130。圖IO是半導體芯片的外圍部分的局部放大視圖。在圖 10中所示的半導體芯片20中，劃割區212形成于半導體芯片的外圍 211的內側上。優選地，放電電極形成區130形成于劃割區212的內
側上，即在比劃割區212更靠近半導體芯片的中心的位置處。具體地，
放電電極形成區130形成于半導體芯片的邊界線213的內側上。另外， 在其中焊盤214形成于半導體芯片20的外圍附近的情況下，優選地， 放電電極形成區130形成于比焊盤214更靠近半導體芯片中心的位置 處。
另外，在圖9中，對熔絲開口的外圍170進行定位，以便與底座 接觸區140交叉。在這種情況下，需要將放電電極形成區130形成于 比熔絲形成區120更靠近底座接觸區140 (半導體芯片4-2區域的一 部分)的位置處。結果，在圖9所示的半導體芯片4-2中，底座接觸 區140和放電電極形成區130之間的距離比底座接觸區140和熔絲形 成區120之間的距離小。
這樣，根據本發明的實施例4，即使當熔絲開口的外圍170形成 于底座接觸區的內側上、或者形成為與底座接觸區交叉時，將底座接 觸區140和放電電極形成區130之間的距離設定為比底座接觸區140 和熔絲形成區120之間的距離小，結果是容易引起從底座放電的電流 到達放電電極31。
注意，參考圖9說明其中放電電極形成區130與底座接觸區140 接觸的示例，但是本發明不局限于此。如圖1和圖8所示，在一些情 況下，在熔絲形成區120和放電電極形成區130之間提供了足夠的空 間，并且底座接觸區140不與放電電極形成區130重疊。例如，存在 其中在烙絲形成區120和放電電極形成區130之間形成底座接觸區140 的情況。在這種情況下，在每一個半導體芯片4-1和4-2中，可以將 放電電極形成區130形成為使得底座接觸區140和放電電極形成區130 之間的距離比底座接觸區140和熔絲形成區120之間的距離小。
另外，在本發明的實施例4中，如圖2和圖5所示，可以將放電 電極31形成于熔絲開口 17的底部部分17a下面，并且可以將其形成 于其中形成熔絲元件21的層中或者在其中形成熔絲元件21的層上形 成的層中。如圖3和圖8所示，可以將放電電極31的全部或一部分形 成于熔絲開口的外圍170 (底部部分17a的外圍)的內側上。
(實施例5)
圖11是示出了在根據本發明實施例5的半導體芯片上其中形成部
件的區域的示例的平面圖。在圖11中，底座接觸區140是半導體芯片 5的中心附近的區域，用虛線表示。熔絲形成區120沿半導體芯片5 的外圍附近區域的兩側彼此平行地形成。熔絲開口的外圍170圍繞熔 絲形成區120。將放電電極形成區130形成為圍繞底座接觸區140。另 外，形成與熔絲開口 17不同的另一個開口 (在下文中稱作"放電開 口")，并且將放電開口的外圍180形成為圍繞放電電極形成區130。
圖12是示出了根據本發明實施例5的半導體芯片的主要部分的示 例的截面圖。圖12中所示的半導體芯片5具有在層間絕緣膜15中形 成的熔絲開口部分17，并且具有在放電電極31上形成的放電開口 18。 其他部件與圖2的部件相同，因此省略其描述。在圖12中，將放電電 極31形成為與熔絲元件21相鄰，并且將放電電極31定位在與在熔絲 元件21上面形成的熔絲開口 17分離地形成的放電開口 18下面。
另外，圖13是示出了在根據本發明實施例5的半導體芯片上其中 形成部件的區域的示例的平面圖。在圖13中，放電電極形成區130用 黑實線區表示。如圖13所示，多個熔絲形成區120每一個均由放電電 極形成130圍繞，從而阻斷了從底座放電電流的路徑，使得電流不會 到達熔絲元件21。在圖13中，設置了單獨的熔絲開口 17，但是可以 將不同的熔絲開口 17配置用于每一個熔絲元件21。
參考圖13說明其中多個熔絲形成區120每一個均由放電電極形成 區130圍繞的情況示例，但是可以如圖14所示沿熔絲開口的內側形成 放電電極形成區130。圖14是示出了在根據本發明實施例5的半導體 芯片上其中形成部件的區域的另一個示例的平面圖。同樣在圖14中， 放電電極形成區13由黑色實線區表示。如圖14所示，將放電電極形 成區130形成為在熔絲開口的外圍170的內框架內側圍繞熔絲。換句 話說，將放電電極形成區130形成為在熔絲開口的外圍170內側(熔 絲開口的底部部分內側)圍繞熔絲形成區120 (在圖14中將多個熔絲 形成區120進行分組)。在圖14中，沿熔絲開口的外圍170的內側形 成放電電極形成區130，但是放電電極形成區130的結構不局限于此。 只要將放電電極形成區130形成于熔絲開口的外圍170的內側并且形 成為圍繞熔絲形成區120，由于靜電放電引起流動的電流到達放電電
極。注意，其中在圖14中放電電極形成區130圍繞3個熔絲元件120 的情況示例，熔絲元件的中心熔絲兩側面由放電電極圍繞，并且熔絲 元件的兩側熔絲三側面由放電電極圍繞。此外，參考圖14說明了放電 電極形成區130完全地圍繞了熔絲區140，但是本發明不局限于此。 可以將放電電極形成區130設置為圍繞熔絲元件的一部分，例如將放 電電極形成為"C"形狀。
這樣，根據本發明的實施例5，將放電電極形成區形成為如圖11 所示圍繞底座接觸區140。結果，可以將放電的電流可靠地從底座導 引至放電電極31。此外，形成與熔絲開口 17不同的放電開口 18，從 而使得可以將放電電流更可靠地從底座導引至放電電極31。另外，在 熔絲元件21和放電電極31之間的恒定距離處，將熔絲元件21和放電 電極31分別形成于熔絲開口 17和放電開口 18下面。因此，可以增加 用于防止將在通過激光輻射熔化熔絲元件21時熔化的熔絲元件21沉 積在熔絲元件21和放電電極31之間的問題的容限。
注意，在圖12中，將整個放電電極31定位在放電開口 18的底部 部分18a下面，替代地，可以將放電電極31的一部分定位在放電開口 18的底部部分18a下面。同樣在其中形成圖l、圖8和圖9中所示的 半導體芯片的區域中，除了如圖12所示的熔絲開口 17之外，形成放 電開口18。結果，易于將放電電流導引至放電電極31。
如上所述，根據本發明的示范性實施例，將放電電極31形成為阻 斷允許電流從底座接觸區140流至熔絲元件21的放電路徑，并且將放 電電極31形成于熔絲開口 17下面、并且形成于其中形成熔絲元件21 的層中或在其中形成熔絲元件21的層上形成的層中。因此，在位置保 持到在組裝半導體芯片時抽吸切割的芯片的工藝中將與底座(底座接 觸區140)接觸的部分的距離小于底座接觸部分和熔絲元件21之間的 距離的區域中，半導體芯片包括在與其中形成熔絲元件21的配線層相 同的層中、或在配線層上形成的層中形成的放電電極31。放電電極31 的至少一部分形成于熔絲開口 17，并且在相同的電勢與半導體襯底11 相連。因此，可以防止來自底座的放電電流到達熔絲元件21。
結果，可以防止由于在組裝半導體器件的工藝中產生的靜電放電 引起流動的電流通過熔絲元件21放電，并且防止了在半導體芯片中發生功能失效。此外，利用本發明的結構，在靜電放電時，即使當將底
座接觸區140定位為更靠近熔絲形成區120時，電流通過其中存在較 小阻抗分量的放電電極31和半導體襯底11之間的路徑進行放電。由 此，可以獲得防止電流通過熔絲元件21和用于選擇與熔絲元件21相 連的冗余電路的電路作為放電路徑而放電，并且防止在半導體芯片中 發生操作失效。
另外，在用于選擇冗余電路的電路中設置保護元件，用于保護電 路不通過熔絲元件和用于選擇與所述熔絲元件相連的冗余電路的電路 作為放電路徑產生放電，存在這樣的缺點保護元件的面積增加，導 致芯片的尺寸增加。這是因為提供了大量用于選擇冗余電路的電路， 并且對于每一個芯片通常將數百至數千個電路設置在熔絲元件的單元 中。然而，作為如以上實施例所述形成放電電極31的結果，可以防止 在半導體芯片中發生功能失效，而不會增加芯片的尺寸，功能失效是 通過由于在組裝半導體器件的工藝中產生的靜電放電引起流過熔絲元 件21的放電電流引起的。
此外，在現有技術的保護元件中，保護元件和受保護元件彼此電 連接。因此，在保護元件擊穿的情況下，即使當受保護元件沒有擊穿 時，在一些情況下，由于在保護元件中產生的泄漏電流和保護元件損 壞導致的阻抗增加以及電流路徑斷開，半導體芯片的功能也受影響。 可以通過如以上實施例中所述形成放電電極31來防止這種失效。
另外，對于多個熔絲元件21要求在本發明的示范性實施例中附加 地設置少量的區域，從而對于芯片面積幾乎沒有影響，所述區域的單 元是側邊為數個微米的正方形區域。此外，即使當由于靜電放電在保 護元件中發生一定的擊穿現象時，保護元件和受保護元件沒有彼此電 連接，因此對于半導體芯片的功能不會發生作用。
在以上實施例中，放電電極31形成于在熔絲開口 17的底部部分 17a下面形成的層間絕緣膜中。結果，不會將放電電極31暴露在外邊。 因此，可以防止對放電電極31的諸如氧化之類的沾污。
注意，因為底座接觸區140取決于在組裝半導體器件的工藝中使 用的器件而變化，在以上實施例中只說明了底座接觸區140的示例。 另外，在以上實施例中只說明了圖中所示的熔絲元件21、熔絲開口、
放電電極31和放電開口等的每一個的形狀和形成區域的示例。可以根
據必然形成的部件個數結合以上實施例來確定要形成的瑢絲的位置，
并且本發明不局限于此。
權利要求
1.一種半導體芯片，包括熔絲元件；在所述熔絲元件上面形成的絕緣膜；在所述絕緣膜中形成的開口，所述開口具有底部；以及在所述底部下面形成的放電電極。
2. 根據權利要求1所述的半導體芯片，其中放電電極的一部分形 成于所述底部的外圍內側的區域處。
3. 根據權利要求1所述的半導體芯片，還包括具有另一個底部的 另一個開口，其中放電電極的一部分形成于所述另一個底部的下面。
4. 根據權利要求1所述的半導體芯片，其中放電電極形成于半導 體芯片的中心部分和熔絲元件之間。
5. 根據權利要求1所述的半導體芯片，其中放電電極形成于半導 體芯片的外圍和熔絲元件之間。
6. 根據權利要求3所述的半導體芯片，其中所述另一個開口形成為比開口更靠近半導體芯片的中心區域，并且 圍繞半導體芯片的元件區域；以及沿所述另一個底部的形狀形成放電電 極。
7. 根據權利要求1所述的半導體芯片，其中放電電極形成于比熔 絲元件更靠近所述芯片的承載區域的位置，當在所述承載區域中承載時 所述芯片是可移動的。
8. 根據權利要求1所述的半導體芯片，其中放電電極部分地形成 于熔絲元件上方。
9. 根據權利要求2所述的半導體芯片，其中放電電極形成為在所 述底部的外圍的內側區域處部分地圍繞熔絲元件。
10. 根據權利要求l所述的半導體芯片，還包括另一個熔絲元件， 其中所述開口形成于所述熔絲元件的上方。
11. 根據權利要求10所述的半導體芯片，其中所述放電電極部分 地圍繞熔絲元件之一。
12. 根據權利要求10所述的半導體芯片，其中所述放電電極部分地圍繞熔絲元件。
13. 根據權利要求5所述的半導體芯片，其中放電電極形成于所述 開口和劃割區之間。
14. 根據權利要求5所述的半導體芯片，其中放電電極形成于所述 開口和其中形成焊盤的區域之間。
15. 根據權利要求l所述的半導體芯片，其中 熔絲元件和放電電極形成于半導體襯底上方；以及放電電極通過觸點與半導體襯底相連。
16. 根據權利要求l所述的半導體芯片，其中所述放電電極形成于 與熔絲元件相同的層和熔絲元件上方的層之一中。
17. 根據權利要求1所述的半導體芯片，其中整個所述放電電極形 成于所述底部的外圍的內側區域處。
18. —種半導體芯片，包括 熔絲元件；放電電極；熔絲元件上方的具有第一厚度的第一絕緣膜；以及 放電電極上方的具有第二厚度的第二絕緣膜。
19. 根據權利要求18所述的半導體芯片，其中所述第一絕緣膜不 比所述第二絕緣膜更薄。
20. 根據權利要求18所述的半導體芯片，其中所述放電電極形成 于所述第一絕緣膜上。
全文摘要
提出了一種半導體芯片(1)，包括至少一個熔絲元件(21)；在熔絲元件(21)上方形成的熔絲開口(17)；以及在熔絲開口(17)的底部部分(17a)下面形成的、并且在與熔絲元件(21)相同的層和熔絲元件(21)上方的層之一中形成的放電電極(31)。因此可以將由于在組裝半導體芯片時產生的靜電放電引起流動的電流通過放電電極(31)進行放電。結果，可以防止由于在組裝半導體芯片時產生的靜電放電引起流動的電流通過熔絲元件進行放電，從而可以解決在半導體芯片中發生功能失效的問題。
文檔編號H01L27/02GK101207118SQ20071016032
公開日2008年6月25日 申請日期2007年12月19日 優先權日2006年12月19日
發明者三谷仁 申請人:恩益禧電子股份有限公司