快閃存儲器單元以及快閃存儲器單元的操作方法

專利名稱：快閃存儲器單元以及快閃存儲器單元的操作方法
技術領域：
本發明涉及一種快閃存儲器單元以及該快閃存儲器單元的操作方法，特別涉及一 種具有理論最小面積8F2的多位元快閃存儲器單元以及該多位元快閃存儲器單元的操作方 法。
背景技術：
快閃存儲器是一種非易失性存儲器，因此可容許將數據多次寫入、讀取、以及擦 除。快閃存儲器存儲的數據即使在裝置的電源移除后仍能保存。由于快閃存儲器具有上述 諸多優點，因此已被廣泛地使用在個人計算機以及電子設備上。其中一種典型的快閃存儲 器單元為隧穿氧化物EPROM存儲器單元(Tunnel Oxide EPROM Cell)，或稱為ETOX型存儲 器單元(ΕΤ0Χ為英特爾Intel所注冊的商標)。圖1為一公知的ETOX型存儲器單元10的剖面圖。該ETOX型存儲器單元10包 含一基板12 (具有一導電型態，例如P型)、設置于該基板12內的一源極區14及一漏極區 16 (具有相反的導電型態，例如N型)、設置于該基板12上的一柵極絕緣膜18 (或稱隧穿 絕緣膜)、設置于該源極區14與該漏極區16的柵極絕緣膜18上的一浮置柵極20 (浮置柵 極)、通過一隔層絕緣膜22而設置于該浮置柵極20上的一控制柵極24 (控制柵極)。在進行快閃存儲器單元的寫入操作時，一低電位(例如0V)可作為電位源VS，施加 于基板12上，一高電位VPP(例如12V)則作為控制柵極電位VCG，以及一高電位作為漏極電 位VD。因此，在源極區14及漏極區16之間流通一接通電流，在漏極區16附近產生成對的 熱電子及熱空穴流。這些空穴(holes)流入基板12而形成基板電流。相對地，熱電子則注 入浮置柵極20以完成寫入的操作，提高控制柵極24的臨界值(threshold level) 0數據擦除則可由下述方法實施施加高電位VPP至源極區14，施加低電位(例如 0V)至控制柵極24，并將漏極區16設為浮置狀態。如此，浮置柵極的潛在電位(VFG)取決 于電位源VS及一電容比，其為控制柵極24與浮置柵極20的電容與浮置柵極20與源極區 14的電容的比值。因此，Fowler-Nordheim隧穿電流得以通過介于源極區14及浮置柵極 20間的隧穿絕緣薄膜18(約10納米)，浮置柵極20的電子數減少而完成擦除操作(該臨 界值則恢復成寫入操作前的狀態)。

發明內容
本發明涉及一種具有理論最小面積8F2的多位元快閃存儲器單元以及該多位元快 閃存儲器單元的操作方法。本發明的一實施例提供一種快閃存儲器單元，包含設置于一半導體基板中的一第 一電荷攫取區(charge-trapping region)及一第二電荷攫取區、設置于該第一電荷攫取區 的一第一側的該半導體基板中的一第一摻雜區、設置于該第一電荷攫取區的一第二側的該 半導體基板中的一第二摻雜區、隔離該半導體基板與該第一電荷攫取區及該第二電荷攫取 區的一第一介電層、設置于該第一電荷攫取區上方的一第一導體、設置于該第二電荷攫取


通過參照前述說明及下列附圖，本發明的技術特征得以獲得完全了解。圖1示出現有技術的ETOX型存儲器單元的剖面圖；圖2及圖3示出本發明一實施例的快閃存儲器單元；圖4示出本發明一實施例的快閃存儲器單元的編 (programmingoperation)；圖5示出本發明一實施例的快閃存儲器單元的擦除操作；以及圖6示出不同的編程操作后載流子溝道的導通行為。上述附圖中的附圖標記說明如下10ETOX型存儲器單元
12基板
14源極區
16漏極區
18隧穿絕緣薄膜
20浮置柵極
22隔層絕緣膜
24控制柵極
50快閃存儲器單元
52半導體基板
62A第一電荷攫取區
62B第二電荷攫取區
64A第一摻雜區
區上方的一第二導體、隔離該第一導體與該第一電荷攫取區且隔離該第二導體與該第二電 荷攫取區的一第二介電層，其中該第二電荷攫取區被設置以影響一載流子溝道的導通性， 且該載流子溝道設置于該第一電荷攫取區下方的該半導體基板中。本發明的另一實施例提供一種快閃存儲器單元的操作方法，包含施加一第一電 位于一第一導體，其設置于一半導體基板的一第一電荷攫取區上方、施加一第二電位于一 第二導體，其設置于該半導體基板的一第二電荷攫取區上方、施加一第三電位于一第一摻 雜區，其設置于該第一電荷攫取區的一第一側的該半導體基板中、施加一第四電位于一 第二摻雜區，其設置于該第一電荷攫取區的一第二側的該半導體基板中。在一編程操作 (programmingoperation)時，該第三電位為一接地電位，該第四電位為一正電位，該第一電 位及該第二電位選自該第三電位及該第四電位之間。本發明的快閃存儲器單元具有一理論最小面積值8F2，其中F代表關鍵尺寸。上文已相當廣泛地概述本發明的技術特征，以使下文的本發明詳細描述得以獲得 較佳了解。構成本發明的權利要求范圍的其它技術特征將描述于下文。本發明所屬技術領 域中普通技術人員應了解，可相當容易地利用下文揭示的概念與特定實施例可作為修改或 設計其它結構或工藝而實現與本發明相同的目的。本發明所屬技術領域中普通技術人員也 應了解，這類等效設置無法脫離所附的權利要求所界定的本發明的精神和范圍。
程操作
64B第二摻雜區
66A第一導體
66B第二導體
68第一介電層
70第二介電層
72位元線接觸
74A第一字元線
74B第二字元線
76位元線
78完全耗盡區
80載流子溝道
具體實施例方式圖2及圖3示出本發明一實施例的快閃存儲器單元50，其中圖3為沿著圖2的剖 面線1-1的剖面圖。該快閃存儲器單元50包括一半導體基板52、設置于該半導體基板52 中的一第一電荷攫取區(charge-trapping region)62A以及一第二電荷攫取區62B、設置 于該第一電荷攫取區62A的一第一側的該半導體基板52中的一第一摻雜區64A、設置于該 第一電荷攫取區62A的一第二側的該半導體基板52內的一第二摻雜區64B、隔離該半導體 基板52以及該第一電荷攫取區62A與該第二電荷攫取區62B的一第一介電層68、設置于該 第一電荷攫取區62A上方的一第一導體66A、以及設置于該第二電荷攫取區62B上方的一第 二導體66B。該快閃存儲器單元50還包括一第二介電層70，其隔離該第一電荷攫取區62A與該 第一導體66A，且隔離該第二電荷攫取區62B與該第二導體66B。此外，位元線76通過位元 線接觸72電性連接同一列的該第二摻雜區64B，第一字元線74A電性連接同一行的該第一 導體66A，第二字元線74B電性連接同一行的第二導體66B。該快閃存儲器單元50具有一 縱向寬度2F以及一橫向寬度4F，也即該快閃存儲器單元50具有一理論最小面積值8F2，其 中F代表關鍵尺寸(critical dimension)。該第一介電層68作為隧穿氧化層，其電性隔離該第二摻雜層64B及該第一電荷攫 取區62A與該第二電荷攫取區62B，且該第二摻雜區64B夾置于該第一電荷攫取區62A以及 該第二電荷攫取區62B之間。也即，該第一電荷攫取區62A以及該第二電荷攫取區62B形 成一雙柵極結構，使得位于該第二摻雜區64B下方的該半導體基板52于讀取操作時形成一 完全耗盡區78，且該完全耗盡區78介于該第一電荷攫取區62A以及該第二電荷攫取區62B 之間。在本發明的一實施例中，該第一導體66A以及該第二導體66B相對于該第二摻雜區 64B呈鏡像對稱。相同地，該第一電荷攫取區62A以及該第二電荷攫取區62B相對于該第二 摻雜區64B呈鏡像對稱。因此，該第一導體66A、該第二導體66B、該第一電荷攫取區62A、以 及該第二電荷攫取區62B可通過相同的工藝予以制造。在本發明的一實施例中，該半導體基板52為硅晶片或是在硅晶片內的阱區，該第 一導體66A以及該第二導體66B包含多晶硅，例如摻雜多晶硅，作為控制柵極(CGl及CG2)； 該第一電荷攫取區62A以及該第二電荷攫取區62B包含多晶硅，例如摻雜多晶硅，作為浮置柵極(rei及TO2)；該第一字元線74A以及該第二字元線74B包含金屬硅化物；該第一介電 層68為氧化硅層，作為柵極氧化層；該第二介電層70作為柵極間介電層，包含氧化硅、氮化 硅或其組合物。圖4示出本發明一實施例的快閃存儲器單元50的編程操作 (programmingoperation)。該第一導體66A以及該第二導體66B作為控制柵極(CGl及CG2) 且該第一電荷攫取區62A及該第二電荷攫取區62B作為浮置柵極(rei及TO2)。所謂的編 程操作是將電子注入于浮置柵極中的操作。該編程操作的具體實施方式
如下通過該第一 字元線74A施加一第一電位于該第一導體66A ；通過該第二字元線74B施加一第二電位于 該第二導體66B ；施加一第三電位(VG)于該第一摻雜區64A ；通過該第二摻雜區64B上的該 位元線接觸72(CB)，施加一第四電位于該第二摻雜區64B。如此，電荷載流子(例如電子) 即可通過熱電子注入機制注入浮置柵極。在本發明一實施例中，該第三電位為一接地電位， 該第四電位為一正電位，且該第一電位及該第二電位則可選自第三電位與第四電位間的電 位。通過調整施加于該第一導體66A或該第二導體66B的電位，注入浮置柵極的電 子數量得以被控制。換言之，該第一導體66A可控制該第一電荷攫取區62A的充電程度 (charging level)，而該第二導體66B可控制該第二電荷攫取區62B的充電程度。由于該第一電荷攫取區62A以及該第二電荷攫取區62B形成一雙柵極結構，該第 二電荷攫取區62B可影響一載流子溝道80的導電行為，該載流子溝道80位于該第一電荷 攫取區62A下方的半導體基板52內。換言之，開啟該第一電荷攫取區62A下方的該半導體 基板52內的該載流子溝道80的臨界電位(threshold voltage)不僅取決于該第一電荷攫 取區62A的充電程度，也受該第二電荷攫取區62B的充電程度所影響。因此，開啟該載流子 溝道80的臨界電位(Vth)可調整成下表四個電位之一
權利要求
1.一快閃存儲器單元，包含一第一電荷攫取區及一第二電荷攫取區，設置于一半導體基板中； 一第一摻雜區，設置于該第一電荷攫取區的一第一側的該半導體基板中； 一第二摻雜區，設置于該第一電荷攫取區的一第二側的該半導體基板中； 一第一介電層，隔離該半導體基板與該第一電荷攫取區及該第二電荷攫取區； 一第一導體，設置于該第一電荷攫取區上方； 一第二導體，設置于該第二電荷攫取區上方；一第二介電層，隔離該第一導體與該第一電荷攫取區，且隔離該第二導體與該第二電 荷攫取區；其特征在于該第二電荷攫取區被設置以影響一載流子溝道的導通性，且該載流子溝道 設置于該第一電荷攫取區下方的該半導體基板中。
2.根據權利要求1所述的快閃存儲器單元，其特征在于該第二導體被設置以控制該第 二電荷攫取區的充電程度。
3.根據權利要求1所述的快閃存儲器單元，其特征在于該第二摻雜區介于該第一電荷 攫取區與該第二電荷攫取區之間。
4.根據權利要求1所述的快閃存儲器單元，其特征還包含一位元線接觸，設置于該第 二摻雜區上方。
5.根據權利要求1所述的快閃存儲器單元，其特征在于該第一電荷攫取區及該第二電 荷攫取區形成一雙柵極結構，使得介于該第一電荷攫取區以及該第二電荷攫取區的該半導 體基板在讀取過程處于完全耗盡狀態。
6.根據權利要求5所述的快閃存儲器單元，其特征在于該第二摻雜區夾置于該第一電 荷攫取區以及該第二電荷攫取區之間，且該第二摻雜區下方的該半導體基板在讀取過程處 于完全耗盡狀態。
7.根據權利要求5所述的快閃存儲器單元，其特征在于該第一介電層作為一隧穿氧化 層，且電氣隔離該第二摻雜區與該第一電荷攫取區以及該第二電荷攫取區。
8.根據權利要求1所述的快閃存儲器單元，其特征在于該第一導體及該第二導體相對 于該第二摻雜區呈鏡像對稱，使得該第一導體及該第二導體可通過相同的工藝予以制造。
9.根據權利要求1所述的快閃存儲器單元，其特征在于該第一電荷攫取區及該第二電 荷攫取區相對于該第二摻雜區呈鏡像對稱，使得該第一電荷攫取區及該第二電荷攫取區可 通過相同的工藝予以制造。
10.根據權利要求1所述的快閃存儲器單元，其特征在于該快閃存儲器單元的理論最 小面積為8F2，F代表關鍵尺寸。
11.根據權利要求1所述的快閃存儲器單元，其特征在于該快閃存儲器單元被設置以 存儲4位元的數據。
12.一種快閃存儲器單元的操作方法，包含下列步驟施加一第一電位于一第一導體，其設置于一半導體基板的一第一電荷攫取區上方； 施加一第二電位于一第二導體，其設置于該半導體基板的一第二電荷攫取區上方； 施加一第三電位于一第一摻雜區，其設置于該第一電荷攫取區的一第一側的該半導體 基板中；施加一第四電位于一第二摻雜區，其設置于該第一電荷攫取區的一第二側的該半導體 基板中；其特征在于在一編程操作時，該第三電位為一接地電位，該第四電位為一正電位，該第 一電位及該第二電位選自該第三電位及該第四電位之間。
13.根據權利要求12所述的快閃存儲器單元的操作方法，其特征在于在該編程操作 時，該第一電位、該第二電位、以及該第四電位實質上相同，以便將電荷載流子注入該第一 電荷攫取區以及該第二電荷攫取區。
14.根據權利要求12所述的快閃存儲器單元的操作方法，其特征在于在該編程操作 時，該第一電位以及該第四電位實質上相同，且該第二電位小于該第一電位，以便將電荷載 流子注入該第一電荷攫取區。
15.根據權利要求12所述的快閃存儲器單元的操作方法，其特征在于在該編程操作 時，該第二電位以及該第四電位實質上相同，且該第一電位小于該第二電位，以便將電荷載 流子被注入該第二電荷攫取區。
16.根據權利要求12所述的快閃存儲器單元的操作方法，其特征在于在該編程操作 時，該第一電位及該第二電位小于該第四電位。
17.根據權利要求12所述的快閃存儲器單元的操作方法，其特征在于在一擦除操作 時，該第三電位為正電位，且該第一電位、該第二電位、以及該第四電位選自該第三電位與 該接地電位之間。
18.根據權利要求12所述的快閃存儲器單元的操作方法，其特征在于在一讀取操作 時，該第一電位以及該第四電位實質上相同，該第三電位為該接地電位且該第二電位選自 該第三電位與該接地電位之間。
19.根據權利要求12所述的快閃存儲器單元的操作方法，其特征在于該第一導體以及 該第二導體相對于該第二摻雜區呈鏡像對稱，且該第一電荷攫取區以及該第二電荷攫取區 相對于該第二摻雜區呈鏡像對稱。
全文摘要
一種快閃存儲器單元及快閃存儲器單元的操作方法，該快閃存儲器單元包含設置于一半導體基板中的一第一電荷攫取區及一第二電荷攫取區、設置于該第一電荷攫取區的一第一側的該半導體基板中的一第一摻雜區、設置于該第一電荷攫取區的一第二側的該半導體基板中的一第二摻雜區、隔離該半導體基板與該第一電荷攫取區及該第二電荷攫取區的一第一介電層、設置于該第一電荷攫取區上方的一第一導體、設置于該第二電荷攫取區上方的一第二導體、隔離該第一導體與該第一電荷攫取區且隔離該第二導體與該第二電荷攫取區的一第二介電層，其中該第二電荷攫取區被設置以影響一載流子溝道的導通性，且該載流子溝道設置于該第一電荷攫取區下方的該半導體基板中。
文檔編號H01L27/115GK101997001SQ200910180288
公開日2011年3月30日 申請日期2009年10月13日 優先權日2009年8月18日
發明者任興華 申請人:南亞科技股份有限公司