專利名稱：一種應力增強的cmos晶體管結構的制作方法
技術領域：
本發明涉及晶體管結構，尤其涉及關于應力增強的晶體管結構。
背景技術：
半導體集成電路制造技術日益接近材料與工藝的物理極限，采用應變硅技術，在 不縮小器件特征尺寸的前提下將器件性能提升一代，付出的代價僅僅是對現有工藝進行少 量的改動。已知，在N型金屬氧化物半導體場效應晶體管(NM0SFET)的溝道中引入張應力可 以提升NM0SFET的性能，在P型金屬氧化物半導體場效應晶體管(PM0SFET)的溝道中引入 壓應力可以提升PM0SFET的性能。目前的應變硅技術主要分為全局應變和局部應變。全局應變技術是指應力由襯底 產生的，且可以覆蓋所有制作在襯底上的晶體管區域，這種應力通常是雙軸的。可產生全局 應變的材料包括絕緣層上鍺硅(SiGe on Insulator, SG0I)，鍺硅虛擬襯底(SiGe virtual substrate)等。局部應變技術通常只在半導體器件的局部向半導體溝道區域施加應力。 局部應變技術主要有源漏區嵌入鍺硅(SiGe)或碳化硅(SiC)，雙應力層(Dual Stress Layers, DSL)和淺槽隔離(Shallow Trench Isolation, STI)等。全局應變制造復雜，成本 較高，局部應變與傳統CMOS制造工藝具有良好的兼容性且制造方法簡單，從而在提高半導 體器件性能時只需增加少量成本，因此受到業界廣泛的應用。但是目前所用的局部應變技術仍存在不足。首先，上述方法都是間接地將應力轉 移到溝道區，在應力傳遞路徑上必定會弛豫掉部分應力。例如，嵌入式源漏鍺硅或碳硅技 術，雖然其應力源緊靠著溝道，但由于溝道下面的體硅和溝道上面的柵絕緣層的作用，越靠 近溝道中心，應力越小，一般呈U字型分布，更何況應力源離溝道較遠的STI技術和DSL技 術。其次，半導體器件制造過程中存在高溫工藝，高溫會導致應力部分弛豫。例如在淀積包 含本征應力的SiN蓋帽層后，后續工藝一般還包括多步的至少450°C的高溫工藝，因此必然 使得溝道區應力部分弛豫。綜上所述，上述方法都受到器件尺寸和制造工藝的限制，器件尺 寸越大，溝道區應力就越小。這也是常規的應變硅技術只適合用于90納米工藝以下的原 因。對于較大尺寸(0.18微米制造工藝以上)器件，上述方法帶來的性能提升幾乎消失。
發明內容
本發明的目的是為了克服應力在傳遞溝道區過程中的衰減，特提供一種具有應力 增強特性的CMOS晶體管結構。以應力引入方法中的嵌入式源漏碳硅/鍺硅技術為例(圖 1)，該方法在NMOS溝道引入張應力，PMOS溝道引入壓應力，從而增強了驅動電流。但在應 力傳遞過程中，由于器件尺寸和工藝溫度的限制，導致真正傳遞至溝道的應力受到極大的 衰減(如前所述，應力呈U字型分布)，采用本發明，可降低衰減的程度，從而較常規方法獲 得更大的器件性能提升。本發明的應力增強CMOS器件結構如下(圖2)該CMOS器件包括有制作第一晶體
3的半導體襯底(10)，阱區(20/24)，源漏區(22/26)，柵極 (30/32)，淺槽隔離區(12)以及鈍化層(50/52)，與已有技術不同之處在于生長柵絕緣層 之前，在源漏區之間的溝道下方，離柵絕緣層有一定距離的地方刻蝕有孔洞，孔洞離柵絕緣 層的距離一般為20nm-25nm，孔洞之間有一定的距離，其距離為25nm-35nm，孔洞中填充有 低楊氏模量的材料，刻蝕的孔洞數量不少于一個。由圖2可見，第一晶體管NM0SFET，與普通的應力增強晶體管相比，其P阱20靠近 溝道區處增刻孔40，孔內填充低楊氏模量的材料，如二氧化硅，或者金屬鋁等。第二晶體管PM0SFET，與普通的應力增強晶體管相比，其N阱24靠近溝道區處增刻 孔42，孔內填充低楊氏模量的材料，如二氧化硅，或者金屬鋁等。其應力增強的原理為運用材料力學和結構力學中的應力集中效應。應力集中 是由于截面的突然變化，外力的不均勻，材料本身不連續性或構件中存在裂紋和構件是否 處在疲勞載荷作用下等因素引起的，局部組織變化，受力不均，并在很小面積上產生很大的 應力，而這個應力遠遠大于名義應力或平均應力，從而使應力過于集中。在本發明中，人為 引入材料不連續，即刻孔(不局限于圖2給出的方形孔)，且填充異于柵極30/32的材料 40/42 (該材料其楊氏模量應小于硅)，即可產生應力集中效應，該應力集中效應可放大應 力集中點附近的應力可至數十倍(該應力由各種應力引入方法引入，如前所述嵌入式源漏 碳硅/鍺硅等)，對于NM0SFET，即為張應力，對于PM0SFET，即為壓應力，由于該應力集中點 靠近溝道區，所以會分別提升NM0SFET溝道區之張應力，PM0SFET溝道區之壓應力。在工程中，應力集中效應一般來說是有害的，但在本發明中，器件中的應力實際上 是小應力，材料處于彈性形變的范疇，因此應力集中效應并不會導致器件失效。由上述可見，本發明提供的具有應力增強的CMOS器件，可極大地降低應力源傳遞 至溝道區的應力衰減程度，即增強了溝道區的應力，因而獲得更大的驅動電流。本發明尤其 可用于大尺寸器件，因為器件尺寸大，意味著應力源離器件溝道區遠，所以溝道區的應力衰 減大，應用本發明的抗應力衰減特性，可改善器件尺寸大帶來的負面作用。
圖1是使用了現有的主要的局部應力技術的CMOS器件基本結構的剖面示意圖。 其中1——源漏嵌入式碳化硅；2——源漏嵌入式鍺硅；3——淺槽隔離區；4——張應力層； 5——壓應力層。圖2是本發明的一個具有應力增強特性的CMOS器件結構的縱向剖面圖。下表是本發明的一個實施例對照附圖2所注序號的含義說明。
圖3是本發明的一個具有應力增強特性的CMOS器件輸出特性仿真結果。其中A 表示W/L = lum/0. 5um,普通結構NM0SFET的輸出特性。A'表示W/L = lum/0. 5um，具有本發明應力增強結構NM0SFET的輸出特性，由于 提升了張應力，使得驅動電流得到提升。B 表示W/L = lum/0. 8um,普通結構NM0SFET的輸出特性。B'表示W/L = lum/0. 8m，具有本發明應力增強結構NM0SFET的輸出特性，由于 提升了張應力，使得驅動電流得到提升。C 表示W/L = lum/0. 5um,普通結構PM0SFET的輸出特性。C'表示W/L = lum/0. 5um,具有本發明應力增強結構PM0SFET的輸出特性，由于 提升了壓應力，使得驅動電流得到提升。D 表示W/L = lum/0. 8um,普通結構PM0SFET的輸出特性。D'表示W/L = lum/0. 8um,具有本發明應力增強結構PM0SFET的輸出特性，由于 提升了張壓應力，使得驅動電流得到提升。可見，提升效果明顯。其中W/L表示器件溝道寬度(Width)與溝道長度(Length)之比。
具體實施例方式實施例1，其器件溝道寬度為lum，溝道長度為0. 5um。本發明與傳統的CMOS制造工 藝基本一致，僅在生長柵絕緣層之前，在溝道下方距離柵絕緣層25nm處，刻蝕出2個方孔， 孔的高為150nm，長為200nm，孔間距為30nm，孔內填充低楊氏模量的材料Si02。其電性能 如圖3的A/A'和C/C'，其中NMOS的驅動電流提升19. 5%，PMOS的驅動電流提升18.4%。實施例2，其器件溝道寬度為lum，溝道長度為0. Sum。本發明與傳統的CMOS制造工 藝基本一致，僅在生長柵絕緣層之前，在溝道下方距離柵絕緣層25nm處，刻蝕出3個方孔， 孔的高為150nm，長為200nm，孔間距為30nm，孔內填充低楊氏模量的材料Si02。其電性能 如圖3的B/B'和D/D'，其中NMOS的驅動電流提升38.6%，PMOS的驅動電流提升37. 5%。申明此處本發明之實施方式僅為示意性，并不意味著本發明僅局限于此實施方 案，或者此實施方案是最佳實施方案。例如本發明所刻孔不僅限于圖2所示之方形孔，如圓 形，橢圓形，正方形，長方形，菱形，三角形，梯形；本發明所刻孔的數量也不僅限于圖2給出 的兩個。
權利要求
一種增強溝道應力的CMOS晶體管。它包含生成NMOSFET器件和PMOSFET器件的半導體襯底(10)、阱區(20/24)、源漏(22/26)、柵極(30/32)、淺槽隔離區(12)、鈍化層(50/52)，其特征在于生長柵絕緣層之前，在源漏區之間的溝道下方，離柵絕緣層一定距離處刻蝕有孔洞，孔洞之間有一定的間距，在孔洞內填充有低楊氏模量的材料。
2.根據權利要求1所述的增強溝道應力CMOS晶體管，其特征在于刻蝕的孔洞離柵絕緣 層20nm-25nm，孔洞之間的間距為25nm_35nm.
3.根據權利要求1所述的增強溝道應力CMOS晶體管，其特征在于在源漏區之間溝道處 刻蝕的孔洞數量不少于1個。
4.根據權利1所述的增強溝道區應力的CMOS晶體管，其特征在于刻蝕出的孔洞形狀可 為方形，長方形，圓形，橢圓形，三角形，菱形。
全文摘要
本發明涉及應力增強的CMOS晶體管結構，一種具有應力增強特性的互補金屬氧化物半導體CMOS晶體管結構，它的特征是在溝道下方引入應力集中因子40/42，從而增強溝道區的應力。該結構應與相關的應力引入方法配合使用，如雙應力層技術，嵌入式源漏鍺硅/碳硅技術等等，可大幅度提高溝道區引入的應力，從而提高CMOS晶體管的驅動電流。本發明制造工藝簡單，不但適用于常規的90納米工藝以下的小尺寸應變硅器件，還可將應變硅技術上推至0.18微米以上的較大尺寸器件。
文檔編號H01L29/06GK101924107SQ20101022711
公開日2010年12月22日 申請日期2010年7月15日 優先權日2010年7月15日
發明者于奇, 周煒捷, 寧寧, 應賢煒, 王勇, 蔣賓 申請人:電子科技大學