半導體裝置的制作方法

1.本發明涉及半導體裝置。


背景技術：

2.在專利文獻1中記載了igbt單元的至少一部分包含第二導電型的電浮置的阻擋區。
3.現有技術文獻
4.專利文獻
5.專利文獻1：日本特開2019-91892號公報


技術實現要素：

6.技術問題
7.通過將這樣的阻擋區設置于溝槽部底部而使雪崩耐量提高，另一方面，存在導通時的瞬態電阻上升，導通電阻惡化這樣的問題。
8.技術方案
9.在本發明的第一方式中，提供一種半導體裝置。半導體裝置具備晶體管部，并且具備：第一導電型的漂移區，其設置于半導體基板；多個溝槽部，其從半導體基板的正面延伸到漂移區；第一導電型的發射區，其設置為在半導體基板的正面，從多個溝槽部中的溝槽部延伸至相鄰的溝槽部，并且摻雜濃度高于漂移區的摻雜濃度；以及第二導電型的溝槽底部，其設置于溝槽部的下端，晶體管部在俯視時具有不設置溝槽底部的電子通過區。
10.電子通過區可以設置為在溝槽排列方向上從多個溝槽部中的溝槽部延伸至相鄰的溝槽部。
11.電子通過區在溝槽排列方向上越過多個溝槽部而延伸。
12.在電子通過區的臺面部可以不設置發射區。
13.在發射區的下方可以設置有溝槽底部。
14.半導體裝置還可以具備設置在半導體基板的正面的第二導電型的接觸區，電子通過區可以以在俯視時溝槽延伸方向端部位于接觸區內的方式設置。
15.在電子通過區可以至少設置有發射區。
16.晶體管部可以在俯視時具有形成有溝槽底部的溝槽底部區，溝槽底部區和電子通過區可以在溝槽排列方向上交替地設置。
17.在電子通過區可以至少設置有被施加柵極電壓的柵極溝槽部。
18.溝槽底部可以電浮置。
19.溝槽底部的摻雜濃度可以是1e12cm-3
以上且1e13cm-3
以下。
20.半導體裝置還可以具備設置在漂移區的上方的第一導電型的蓄積區。
21.漂移區可以介于蓄積區與溝槽底部之間。
22.應予說明，上述發明內容并未列舉本發明的全部特征。另外，這些特征組的子組合
也能夠另外成為發明。
附圖說明
23.圖1是示出本實施方式的半導體裝置100的上表面的一例的圖。
24.圖2a是示出半導體裝置100的上表面的一例的放大圖。
25.圖2b是示出圖2a中的a-a’截面的圖。
26.圖2c是示出圖2a中的b-b’截面的圖。
27.圖2d是示出圖2a中的c-c’截面的圖。
28.圖2e是示出圖2a中的a-a’截面的另一例的圖。
29.圖2f是示出圖2a中的a-a’截面的另一例的圖。
30.圖3a是示出溝槽底部區rp和電子通過區rn的配置的一例的圖。
31.圖3b是示出圖3a中的d-d’截面的圖。
32.圖4a是示出溝槽底部區rp和電子通過區rn的配置的一例的圖。
33.圖4b是示出圖4a中的e-e’截面的圖。
34.圖5a是示出溝槽底部區rp和電子通過區rn的配置的一例的圖。
35.圖5b是示出圖5a中的f-f’截面的圖。
36.符號說明
37.10
…
半導體基板、11
…
阱區、12
…
發射區、14
…
基區、15
…
接觸區、16
…
蓄積區、17
…
插塞區、18
…
漂移區、20
…
緩沖區、21
…
正面、22
…
集電區、23
…
背面、24
…
集電電極、25
…
連接部、29
…
直線部分、30
…
虛設溝槽部、31
…
前端部、32
…
虛設絕緣膜、34
…
虛設導電部、38
…
層間絕緣膜、39
…
直線部分、40
…
柵極溝槽部、41
…
前端部、42
…
柵極絕緣膜、44
…
柵極導電部、48
…
柵極流道、49
…
接觸孔、50
…
柵極金屬層、52
…
發射電極、54
…
接觸孔、56
…
接觸孔、60
…
臺面部、61
…
臺面部、70
…
晶體管部、75
…
溝槽底部、77
…
電子通過部、80
…
二極管部、82
…
陰極區、92
…
保護環、100
…
半導體裝置、102
…
端邊、160
…
有源部、190
…
耐壓結構部
具體實施方式
38.以下，雖然通過發明的實施方式對本發明進行說明，但是以下的實施方式并不限定權利要求所涉及的發明。另外，實施方式中所說明的特征的全部組合未必是發明的技術方案所必須的。
39.在本說明書中，將與半導體基板的深度方向平行的方向的一側稱為“上”或“正”，將另一側稱為“下”或“背”。將基板、層或其他部件的兩個主面中的一個面稱為正面，將另一個面稱為背面。“上”、“下”的方向并不限于重力方向或半導體裝置實際安裝時的方向。
40.在本說明書中，有時使用x軸、y軸和z軸的直角坐標軸來說明技術事項。直角坐標軸僅僅確定構成要素的相對位置，并不限定特定的方向。例如，z軸并不限定地表示相對于地面的高度方向。應予說明，+z軸方向和-z軸方向是彼此相反的方向。在不記載正負而記載為z軸方向的情況下，是指與+z軸和z軸平行的方向。
41.在本說明書中，將與半導體基板的正面和背面平行的正交軸設為x軸和y軸。另外，將與半導體基板的正面和背面垂直的軸設為z軸。在本說明書中，有時將z軸的方向稱為深
度方向。另外，在本說明書中，有時將包括x軸和y軸在內的與半導體基板的正面和背面平行的方向稱為水平方向。
42.在本說明書中，在稱為“相同”或“相等”的情況下，也可以包括具有由制造偏差等引起的誤差的情況。該誤差例如在10％以內。
43.在本說明書中，將摻雜有雜質的摻雜區的導電型設為p型或n型而進行說明。在本說明書中，雜質有時特別是指n型的施主或p型的受主中的任一個，有時記載為摻雜劑。在本說明書中，摻雜是指向半導體基板導入施主或受主，形成為呈現n型的導電型的半導體或呈現p型的導電型的半導體。
44.在本說明書中，摻雜濃度是指熱平衡狀態下的施主的濃度或受主的濃度。在本說明書中，凈摻雜濃度是指，將施主濃度設為正離子的濃度并將受主濃度設為負離子的濃度而包含電荷的極性在內相加而得的實質的濃度。作為一例，如果將施主濃度設為nd，并將受主濃度設為na，則任意位置處的實質的凈摻雜濃度成為n
d-na。
45.施主具有向半導體供給電子的功能。受主具有從半導體獲取電子的功能。施主和受主不限于雜質本身。例如，存在于半導體中的空位(v)、氧(o)以及氫(h)結合所得的voh缺陷作為供給電子的施主而發揮功能。
46.在本說明書中，在記載為p+型或n+型的情況下，意味著摻雜濃度高于p型或n型的摻雜濃度，在記載為p-型或n-型的情況下，意味著摻雜濃度低于p型或n型的摻雜濃度。另外，在本說明書中，在記載為p++型或n++型的情況下，意味著摻雜濃度高于p+型或n+型的摻雜濃度。
47.在本說明書中，化學濃度是指不依賴于電活化的狀態而測定的雜質的濃度。化學濃度能夠通過例如二次離子質譜法(sims)來計測。上述凈摻雜濃度可以通過電壓-電容測定法(cv法)來測定。另外，可以將通過擴展電阻測定法(sr法)計測出的載流子密度作為凈摻雜濃度。通過cv法或sr法計測出的載流子密度可以作為凈摻雜濃度。另外，在n型的區域中，施主濃度遠遠大于受主濃度，因此也可以將該區域中的載流子濃度設為施主濃度。同樣地，在p型的區域中，也可以將該區域中的載流子濃度設為受主濃度。
48.另外，在施主、受主或凈摻雜的濃度分布具有峰的情況下，可以將該峰值作為該區域中的施主、受主或凈摻雜的濃度。在施主、受主或凈摻雜的濃度幾乎均勻的情況下等，可以將該區域中的施主、受主或凈摻雜的濃度的平均值作為施主、受主或凈摻雜的濃度。
49.通過sr法計測出的載流子濃度也可以低于施主或受主的濃度。在測定擴展電阻時電流流通的范圍內，有時半導體基板的載流子遷移率低于結晶狀態的載流子遷移率的值。由于晶格缺陷等引起的晶體結構的紊亂(無序)而使載流子散亂，從而產生載流子遷移率的下降。
50.根據利用cv法或sr法計測的載流子濃度而計算出的施主或受主的濃度可以低于表示施主或受主的元素的化學濃度。作為一例，在硅的半導體中成為施主的磷或砷的施主濃度或者成為受主的硼(boron)的受主濃度為它們的化學濃度的99％左右。另一方面，在硅的半導體中成為施主的氫的施主濃度為氫的化學濃度的0.1％至10％左右。
51.圖1是示出本實施方式的半導體裝置100的上表面的一例的圖。在圖1中，示出將各部件投影到半導體基板10的正面而得的位置。在圖1中，僅示出半導體裝置100的一部分的部件，省略另一部分的部件。
52.半導體裝置100具備半導體基板10。半導體基板10在俯視時具有端邊102。在本說明書中簡稱為俯視的情況下，是指從半導體基板10的正面側觀察。本例的半導體基板10具有在俯視時彼此對置的兩組端邊102。在圖1中，x軸和y軸與任一個端邊102平行。另外，z軸與半導體基板10的正面垂直。
53.在半導體基板10設置有有源部160。有源部160是在半導體裝置100動作的情況下主電流沿深度方向在半導體基板10的正面與背面之間流通的區域。在有源部160的上方設置有發射電極，但在圖1中省略。
54.在有源部160設置有包括igbt等晶體管元件的晶體管部70和包括續流二極管(fwd)等二極管元件的二極管部80中的至少一方。在圖1的例子中，晶體管部70和二極管部80沿著半導體基板10的正面的預定的排列方向(在本例中為x軸方向)交替地配置。在另一例中，在有源部160也可以僅設置有晶體管部70。
55.在圖1中，對配置有晶體管部70的區域標注符號“i”，對配置有二極管部80的區域標注符號“f”。在本說明書中，有時將在俯視時與排列方向垂直的方向稱為延伸方向(在圖1中為y軸方向)。晶體管部70和二極管部80可以分別在延伸方向上具有長邊。即，晶體管部70的y軸方向上的長度大于晶體管部70的x軸方向上的寬度。同樣地，二極管部80的y軸方向上的長度大于x軸方向上的寬度。晶體管部70和二極管部80的延伸方向與后述的各溝槽部的長邊方向可以相同。
56.晶體管部70在與半導體基板10的背面相接的區域具有p+型的集電區。二極管部80在與半導體基板10的背面相接的區域具有n+型的陰極區。在本說明書中，將設置有集電區的區域稱為晶體管部70。即，晶體管部70是在俯視時與集電區重疊的區域。
57.在半導體基板10的背面，在除集電區以外的區域可以設置有n+型的陰極區。在本說明書中，在將晶體管部70沿y軸方向延長到后述的柵極流道的延長區的下表面設置有陰極區。在本說明書中，延長區包含于二極管部80。另外，晶體管部70在半導體基板10的正面側周期性地配置有n型的發射區、p型的基區、以及具有柵極導電部和柵極絕緣膜的柵極結構。
58.半導體裝置100在半導體基板10的上方可以具有一個以上的焊盤。作為一例，圖1所示的半導體裝置100具有柵極焊盤g，但這僅僅是例示。半導體裝置100也可以具有陽極焊盤、陰極焊盤以及電流檢測焊盤等焊盤。各焊盤配置于端邊102的附近。端邊102的附近是指俯視時的端邊102與發射電極之間的區域。在半導體裝置100實際安裝時，各焊盤可以經由引線等布線與外部的電路連接。
59.在柵極焊盤g施加柵極電位。柵極焊盤g與有源部160的柵極溝槽部的導電部電連接。半導體裝置100具備將柵極焊盤g與柵極溝槽部電連接的柵極流道48。
60.柵極流道48在俯視時配置在有源部160與半導體基板10的端邊102之間。本例的柵極流道48在俯視時包圍有源部160。也可以將在俯視時被柵極流道48包圍的區域作為有源部160。
61.柵極流道48配置在半導體基板10的上方。本例的柵極流道48可以由摻雜有雜質的多晶硅等形成。柵極流道48與隔著柵極絕緣膜設置在柵極溝槽部的內部的柵極導電部電連接。
62.本例的半導體裝置100具備設置在有源部160的外周的耐壓結構部190。本例的耐
壓結構部190配置在柵極流道48與端邊102之間。耐壓結構部190緩解半導體基板10的正面側的電場集中。
63.耐壓結構部190可以具有保護環92。保護環92是與半導體基板10的正面相接的p型的區域。應予說明，本例的耐壓結構部190具有多個保護環92，但在圖1中省略而僅示出一個保護環92。通過設置多個保護環92，從而能夠使有源部160的上表面側的耗盡層向外側延伸，能夠提高半導體裝置100的耐壓。耐壓結構部190還可以具備包圍有源部160而設置為環狀的場板和降低表面電場中的至少一個。
64.另外，半導體裝置100也可以具備由多晶硅等形成的pn結二極管即未圖示的溫度感測部和/或與設置在有源部160的晶體管部進行同樣的動作的未圖示的電流檢測部。
65.圖2a是示出半導體裝置100的上表面的一例的放大圖。圖2a示出圖1所示的區域a即有源部160與耐壓結構部190的邊界附近。半導體裝置100具備半導體基板，該半導體基板具有包括igbt等晶體管元件的晶體管部70和包括續流二極管(fwd)等二極管元件的二極管部80。
66.本例的晶體管部70和二極管部80沿著排列方向(在本例中為x軸方向)交替地配置。二極管部80在俯視時設置在靠近耐壓結構部190的晶體管部70與耐壓結構部190之間。即，在有源部160的最外側配置有二極管部80。應予說明，在本說明書中，在僅稱為“內側”和“外側”的情況下，朝向半導體裝置100的中心的方向是指內側，遠離半導體裝置100的中心的方向是指外側。
67.本例的半導體裝置100具備設置在半導體基板的正面側的柵極溝槽部40、虛設溝槽部30、阱區11、發射區12、基區14以及接觸區15。柵極溝槽部40和虛設溝槽部30分別是溝槽部的一例。
68.另外，本例的半導體裝置100具備設置在半導體基板的正面的上方的柵極金屬層50和發射電極52。柵極金屬層50和發射電極52彼此分離地設置。柵極金屬層50與發射電極52電絕緣。
69.在發射電極52與半導體基板的正面之間、以及柵極金屬層50與半導體基板的正面之間設置有層間絕緣膜，但是在圖2a中進行省略。在本例的層間絕緣膜，以貫通該層間絕緣膜的方式設置有接觸孔49、接觸孔54以及接觸孔56。在圖2a中，對各個接觸孔標注斜線的陰影。
70.發射電極52設置在柵極溝槽部40、虛設溝槽部30、阱區11、發射區12、基區14以及接觸區15的上方。發射電極52通過接觸孔54與半導體基板的正面的發射區12、基區14以及接觸區15電連接。
71.另外，發射電極52通過接觸孔56與虛設溝槽部30內的虛設導電部連接。在發射電極52與虛設導電部之間可以設置有由摻雜有雜質的多晶硅等具有導電性的材料形成的連接部25。連接部25隔著層間絕緣膜和虛設溝槽部30的虛設絕緣膜等絕緣膜設置在半導體基板的正面。
72.柵極金屬層50通過接觸孔49與柵極流道48電連接。柵極流道48可以由摻雜有雜質的多晶硅等形成。柵極流道48在半導體基板的正面與柵極溝槽部40內的柵極導電部連接。柵極流道48不與虛設溝槽部30內的虛設導電部和發射電極52電連接。
73.柵極流道48與發射電極52通過層間絕緣膜和氧化膜等絕緣物而電分離。本例的柵
極流道48從接觸孔49的下方設置到柵極溝槽部40的前端部。在柵極溝槽部40的前端部，柵極導電部在半導體基板的正面露出，并與柵極流道48連接。
74.發射電極52和柵極金屬層50由包含金屬的導電性材料形成。例如，由鋁或以鋁為主要成分的合金(例如，鋁-硅合金等)形成。各電極可以在由鋁等形成的區域的下層具有由鈦、鈦化合物等形成的阻擋金屬。
75.各電極也可以在接觸孔內具有由鎢等形成的插塞。對于插塞而言，可以在與半導體基板相接的一側具有阻擋金屬，以與阻擋金屬相接的方式埋入鎢，在鎢上形成鋁等。
76.應予說明，插塞設置在與接觸區15或基區14相接的接觸孔。另外，在插塞的接觸孔之下形成p++型的插塞區，該插塞區的摻雜濃度高于接觸區15的摻雜濃度。這能夠改善阻擋金屬與接觸區15之間的接觸電阻。另外，插塞區的深度為大致0.1μm以下，具有比接觸區15的深度小10％以下的區域。
77.插塞區具有以下特征。在晶體管部70動作中，通過改善接觸電阻而提高閂鎖耐量。另一方面，在二極管部80動作中，在沒有插塞區的情況下，阻擋金屬與基區14之間的接觸電阻高，導通損耗、開關損耗上升，但是通過設置插塞區，而能夠抑制導通損耗、開關損耗的上升。
78.阱區11與柵極流道48重疊，在有源部160的外周延伸，并在俯視時設置為環狀。阱區11在不與柵極流道48重疊的范圍內也以預定的寬度延伸，并在俯視時設置為環狀。本例的阱區11從接觸孔54的y軸方向的端部向柵極流道48側分離而設置。阱區11是摻雜濃度高于基區14的摻雜濃度的第二導電型的區域。柵極流道48與阱區11電絕緣。
79.本例的基區14為p-型，阱區11為p+型。另外，阱區11從半導體基板的正面形成至比基區14的下端更深的位置。基區14在晶體管部70和二極管部80中與阱區11相接地設置。因此，阱區11與發射電極52電連接。
80.晶體管部70和二極管部80分別具有在排列方向上排列為多排的溝槽部。在本例的晶體管部70，沿著排列方向設置有一個以上的柵極溝槽部40。在本例的二極管部80，沿著排列方向設置有多個虛設溝槽部30。在本例的二極管部80不設置柵極溝槽部40。
81.本例的柵極溝槽部40可以具有沿著與排列方向垂直的延伸方向延伸的兩個直線部分39(沿著延伸方向呈直線狀的溝槽的部分)以及連接兩個直線部分39的前端部41。
82.前端部41的至少一部分可以在俯視時設置為曲線狀。通過前端部41將兩個直線部分39的y軸方向上的端部彼此與柵極流道48連接，從而作為向柵極溝槽部40的柵電極而發揮功能。另一方面，通過將前端部41設為曲線狀，從而與在直線部分39完結相比更能夠緩解端部處的電場集中。
83.在另一例中，晶體管部70可以沿著排列方向交替地設置有一個以上的柵極溝槽部40和一個以上的虛設溝槽部30。在晶體管部70中，虛設溝槽部30設置在柵極溝槽部40的各個直線部分39之間。在各個直線部分39之間可以設置有一條虛設溝槽部30，也可以設置有多條虛設溝槽部30。
84.另外，在各個直線部分39之間，可以不設置虛設溝槽部30，還可以設置柵極溝槽部40。通過這樣的結構，能夠增大來自發射區12的電子電流，因此導通電壓降低。
85.虛設溝槽部30可以具有沿延伸方向延伸的直線形狀，也可以與柵極溝槽部40同樣地具有直線部分29和前端部31。雖然圖2a所示的半導體裝置100僅排列有具有前端部31的
虛設溝槽部30，但是在另一例中，半導體裝置100也可以包括不具有前端部31的直線形狀的虛設溝槽部30。
86.阱區11的擴散深度可以比柵極溝槽部40和虛設溝槽部30的深度更深。柵極溝槽部40和虛設溝槽部30的y軸方向的端部在俯視時設置在阱區11。即，在各溝槽部的y軸方向的端部，各溝槽部的深度方向的底部被阱區11覆蓋。另外，設置在x軸方向的端部的溝槽部也可以被阱區11覆蓋。由此，能夠緩解各溝槽部的該底部處的電場集中。
87.在排列方向上，在各溝槽部之間設置有臺面部。臺面部是指在半導體基板的內部被溝槽部夾持的區域。作為一例，臺面部的深度位置是從半導體基板的正面起到溝槽部的下端為止的位置。
88.本例的臺面部被在x軸方向上相鄰的溝槽部夾持，在半導體基板的正面沿著溝槽在延伸方向(y軸方向)上延伸而設置。在圖2b中，如后述的那樣，在本例中，在晶體管部70設置有臺面部60，在二極管部80設置有臺面部61。在本說明書中，在僅稱為臺面部的情況下，分別是指臺面部60和臺面部61。
89.在各個臺面部設置有基區14。在各個臺面部，在俯視時被基區14夾持的區域可以設置有第一導電型的發射區12和第二導電型的接觸區15中的至少一方。本例的發射區12為n+型，接觸區15為p+型。發射區12和接觸區15在深度方向上可以設置在基區14與半導體基板的正面之間。
90.晶體管部70的臺面部具有在半導體基板的正面露出的發射區12。發射區12與柵極溝槽部40相接而設置。在與柵極溝槽部40相接的臺面部設置有在半導體基板的正面露出的接觸區15。
91.臺面部中的接觸區15和發射區12分別從x軸方向上的一個溝槽部設置到另一個溝槽部。作為一例，臺面部的接觸區15和發射區12沿著溝槽部的延伸方向(y軸方向)交替地配置。
92.在另一例中，臺面部的接觸區15和發射區12可以沿著溝槽部的延伸方向(y軸方向)設置為條紋狀。例如，在與溝槽部相接的區域設置有發射區12，在被發射區12夾持的區域設置有接觸區15。
93.在二極管部80的臺面部不設置發射區12。在二極管部80的臺面部的上表面可以設置有基區14。基區14可以配置于二極管部80的整個臺面部。
94.在各個臺面部的上方設置有接觸孔54。接觸孔54在其延伸方向(y軸方向)上配置于被基區14夾持的區域。本例的接觸孔54設置在接觸區15、基區14以及發射區12的各區域的上方。接觸孔54可以配置在臺面部的排列方向(x軸方向)上的中央。
95.在二極管部80中，在與半導體基板的背面相鄰的區域設置有n+型的陰極區82。在半導體基板的背面，在不設置陰極區82的區域可以設置有p+型的集電區22。在圖2a中，利用虛線表示陰極區82與集電區22的邊界。在耐壓結構部190中，也可以在半導體基板的背面側設置n+型的陰極區82。
96.圖2b是示出圖2a中的a-a’截面的圖。a-a’截面是通過接觸區15、基區14、以及柵極溝槽部40和虛設溝槽部30的xz面。本例的半導體裝置100在a-a’截面具有半導體基板10、層間絕緣膜38、發射電極52和集電電極24。
97.層間絕緣膜38設置在半導體基板10的正面21。層間絕緣膜38是添加有硼或磷等雜
質的硅酸鹽玻璃等絕緣膜。層間絕緣膜38可以與正面21相接，也可以在層間絕緣膜38與正面21之間設置有氧化膜等其他膜。在層間絕緣膜38設置有在圖2a中說明的接觸孔54。
98.發射電極52設置在半導體基板10的正面21和層間絕緣膜38的上表面。發射電極52通過層間絕緣膜38的接觸孔54而與正面21電連接。在接觸孔54的內部可以設置有鎢(w)等的插塞區17。集電電極24設置在半導體基板10的背面23。發射電極52和集電電極24由包含金屬的材料或它們的層疊膜形成。
99.半導體基板10可以是硅基板，也可以是碳化硅基板，還可以是氮化鎵等氮化物半導體基板等。本例的半導體基板10為硅基板。
100.半導體基板10具有第一導電型的漂移區18。本例的漂移區18為n-型。漂移區18可以是在半導體基板10中不設置其他摻雜區而殘留的區域。
101.在晶體管部70中，在漂移區18的上方，可以沿z軸方向設置有一個以上的蓄積區16。蓄積區16是以比漂移區18的濃度更高的方式蓄積了與漂移區18相同的摻雜劑而得的區域。蓄積區16的摻雜濃度高于漂移區18的摻雜濃度。
102.本例的蓄積區16為n型。蓄積區16在晶體管部70中可以設置在基區14與后述的溝槽底部75之間。蓄積區16可以僅設置于晶體管部70，也可以設置于晶體管部70和二極管部80這兩者。通過設置蓄積區16，從而能夠提高載流子的注入促進效果(ie效果)，降低導通電壓。
103.在晶體管部70中，在基區14的上方，以與正面21相接的方式設置有發射區12。發射區12與柵極溝槽部40相接地設置。發射區12的摻雜濃度高于漂移區18的摻雜濃度。作為一例，發射區12的摻雜劑是砷(as)、磷(p)、銻(sb)等。
104.在二極管部80設置有在正面21露出的基區14。二極管部80的基區14作為陽極而動作。
105.在漂移區18的下方可以設置有第一導電型的緩沖區20。本例的緩沖區20為n型。緩沖區20的摻雜濃度高于漂移區18的摻雜濃度。緩沖區20可以作為防止從基區14的下表面側擴展的耗盡層到達集電區22和陰極區82的場截止層而發揮功能。
106.在晶體管部70中，在緩沖區20的下方設置有集電區22。集電區22可以在背面23與陰極區82相接地設置。
107.在二極管部80中，在緩沖區20的下方設置有陰極區82。陰極區82可以設置在與晶體管部70的集電區22相同的深度。二極管部80可以作為在晶體管部70關斷時流過反向導通的回流電流的續流二極管(fwd)而發揮功能。
108.在半導體基板10設置有柵極溝槽部40和虛設溝槽部30。柵極溝槽部40和虛設溝槽部30以從正面21貫通基區14和蓄積區16而到達漂移區18的方式設置。溝槽部貫通摻雜區并不限于以形成摻雜區之后形成溝槽部的順序進行制造。在形成溝槽部之后，在溝槽部之間形成摻雜區的情況也包括在溝槽部貫通摻雜區的情況中。
109.柵極溝槽部40具有設置在正面21的柵極溝槽、柵極絕緣膜42以及柵極導電部44。柵極絕緣膜42覆蓋柵極溝槽的內壁而設置。柵極絕緣膜42可以由氧化膜或氮化膜形成。柵極導電部44以在柵極溝槽的內部將比柵極絕緣膜42靠內側的部分填埋的方式設置。柵極導電部44的上表面可以位于與正面21相同的xy平面內。柵極絕緣膜42將柵極導電部44與半導體基板10絕緣。柵極導電部44由摻雜有雜質的多晶硅等形成。
110.柵極導電部44可以在深度方向上設置得比基區14更長。柵極溝槽部40在正面21被層間絕緣膜38覆蓋。如果對柵極導電部44施加預定的電壓，則在基區14中的與柵極溝槽相接的界面的表層形成由電子的反型層形成的溝道。
111.虛設溝槽部30在xz截面可以具有與柵極溝槽部40相同的結構。虛設溝槽部30具有設置在正面21的虛設溝槽、虛設絕緣膜32以及虛設導電部34。虛設絕緣膜32覆蓋虛設溝槽的內壁而設置。虛設絕緣膜32可以由氧化膜或氮化膜形成。虛設導電部34以在虛設溝槽的內部將比虛設絕緣膜32靠內側的部分填埋的方式設置。虛設導電部34的上表面可以位于與正面21相同的xy平面內。虛設絕緣膜32將虛設導電部34與半導體基板10絕緣。虛設導電部34可以由與柵極導電部44相同的材料形成。
112.本例的柵極溝槽部40和虛設溝槽部30在正面21被層間絕緣膜38覆蓋。應予說明，虛設溝槽部30和柵極溝槽部40的底部可以是向下側凸出的曲面狀(在截面中為曲線狀)。
113.晶體管部70具有設置在溝槽部的下端的p型的溝槽底部75。本例的溝槽底部75設置在比蓄積區16靠下方的位置。在半導體基板10的深度方向上，溝槽底部75的下端可以位于比柵極溝槽部40的底部靠下方的位置。換言之，溝槽底部75可以覆蓋柵極溝槽部40的底部。
114.溝槽底部75的摻雜濃度高于漂移區18的摻雜濃度且低于基區14的摻雜濃度。溝槽底部75的摻雜濃度為1e12cm-3
以上且1e13cm-3
以下。
115.在圖2b中，溝槽底部75的x軸方向正側(二極管部80側)的端部與陰極區82和集電區22的邊界一致，但也可以比所述陰極區82和集電區22的邊界更向二極管部80側延伸，還可以后退到晶體管部70內。
116.溝槽底部75可以是電浮置的浮置層。在本說明書中，浮置層是指不與發射電極52等任何電極電連接的層。通過設置溝槽底部75，從而晶體管部70的導通特性提高。另外，通過設置溝槽底部75，從而緩解柵極溝槽部40的底部處的電場集中，提高雪崩耐量。
117.圖2c是示出圖2a中的b-b’截面的圖。b-b’截面是在有源部160的y軸負側端部附近，通過設置于二極管部80的基區14和接觸區15的yz面。
118.在本例中，在有源部160的最外側設置有二極管部80。在二極管部80中，在半導體基板10的正面21設置有接觸區15。另外，在二極管部80中，在接觸區15的y軸方向外側，基區14在半導體基板10的正面21露出。即，在俯視時，在二極管部80中，在y軸方向上，接觸區15被基區14夾持。
119.在有源部160的y軸負側端部附近設置有阱區11。阱區11的擴散深度比基區14深。阱區11可以以局部地覆蓋基區14的底部的方式沿y軸方向延伸。
120.圖2d是示出圖2a中的c-c’截面的圖。c-c’截面是在有源部160的y軸負側端部附近，通過設置于晶體管部70的發射區12、基區14以及接觸區15的yz面。另外，c-c’截面通過將晶體管部70沿y軸方向延長而成的延長區。在延長區的下表面設置有陰極區。即，在俯視時，晶體管部70在y軸方向上被二極管部80夾持。
121.在晶體管部70中，在半導體基板10的正面21設置有發射區12和接觸區15。另外，在晶體管部70中，在接觸區15的y軸方向外側，基區14在半導體基板10的正面21露出。即，在俯視時，在晶體管部70中，在y軸方向上，發射區12和接觸區15被基區14夾持。
122.在晶體管部70中，在漂移區18的上方設置有蓄積區16和溝槽底部75。溝槽底部75
設置在比蓄積區16靠下方的位置。溝槽底部75可以與蓄積區16的下表面相接地設置。或者，如后所述，溝槽底部75也可以與蓄積區16分離，即，以使漂移區18介于蓄積區16與溝槽底部75之間的方式設置。
123.圖2e是示出圖2a中的a-a’截面的另一例的圖。a-a’截面與圖2b同樣地是通過接觸區15、基區14、以及柵極溝槽部40和虛設溝槽部30的xz面。本例的半導體裝置100在a-a’截面具有半導體基板10、層間絕緣膜38、發射電極52以及集電電極24。
124.晶體管部70的設置在溝槽部的下端的溝槽底部75與圖2b的溝槽底部75在半導體基板10的深度方向上的厚度比蓄積區16薄這一點與圖2b不同。
125.本例的溝槽底部75的下端位于比柵極溝槽部40的底部靠下方的位置，并覆蓋柵極溝槽部40的底部。
126.溝槽底部75可以是電浮置的浮置層。
127.在圖2e中，溝槽底部75的x軸方向正側(二極管部80側)的端部與陰極區82和集電區22的邊界一致，但也可以比所述陰極區82和集電區22的邊界更向二極管部80側延伸，還可以后退到晶體管部70內。本例能夠得到與圖2b同樣的效果。
128.圖2f是示出圖2a中的a-a’截面的另一例的圖。a-a’截面是與圖2b同樣地通過接觸區15、基區14、以及柵極溝槽部40和虛設溝槽部30的xz面。本例的半導體裝置100在a-a’截面具有半導體基板10、層間絕緣膜38、發射電極52以及集電電極24。
129.圖2g的溝槽底部75與蓄積區16分離，即，以使漂移區18介于蓄積區16與溝槽底部75之間的方式設置這一點與圖2b、圖2f的不同。
130.在半導體基板10的深度方向上，溝槽底部75的厚度可以比蓄積區16的厚度、或者蓄積區16與溝槽底部75之間的漂移區18的厚度薄。
131.在圖2f中，溝槽底部75的x軸方向正側(二極管部80側)的端部與陰極區82和集電區22的邊界一致，但也可以比陰極區82和集電區22的邊界更向二極管部80側延伸，還可以后退到晶體管部70內。本例能夠得到與圖2b同樣的效果。
132.圖3a是示出溝槽底部區rp和電子通過區rn的配置的一例的圖。圖3b是示出圖3a中的d-d’截面的圖。本例的溝槽底部75在晶體管部70間斷地設置。晶體管部70在與溝槽底部75相同的z軸方向位置具有設置在溝槽底部75之間的電子通過部77。在圖3b中，雖然利用陰影表示電子通過部77的范圍，但是電子通過部77是與漂移區18相同的n型的區域，也可以是漂移區18的一部分。
133.在本說明書中，將在俯視時與溝槽底部75對應的區域稱為溝槽底部區rp，將在俯視時與電子通過部77對應的區域稱為電子通過區rn。本例的晶體管部70在俯視時具有未設置溝槽底部75的電子通過區rn。
134.電子通過區rn被設置為在x軸方向上從溝槽部延伸至相鄰的溝槽部。即，如圖3a所示，電子通過區rn被設置為在x軸方向上遍及臺面部而延伸。應予說明，在圖3a中，作為溝槽部，僅示出柵極溝槽部40，但不限于此。電子通過區rn被設置為在x軸方向上遍及多個虛設溝槽部30和柵極溝槽部40中的相鄰的兩者之間的臺面部而延伸。
135.電子通過區rn可以在x軸方向上越過多個溝槽部而延伸。即，電子通過區rn可以在俯視時與發射區12平行地延伸。
136.在本例中，在電子通過區rn的臺面部不設置發射區12。即，如圖3b所示，在電子通
過部77的上方不設置發射區12，在發射區12的下方設置有溝槽底部75。如圖3a所示，電子通過區rn以在俯視時y軸方向端部位于接觸區15內的方式設置。
137.如果溝槽底部區rp設置于整個晶體管部70，則在晶體管部70導通時，瞬態電阻一直增大到溝槽底部75的電位上升為止，因此導通電阻有可能惡化。
138.在本例中，在晶體管部70導通時，來自發射區12的電子首先通過電子通過部7而前往集電區22。之后，如果在溝槽底部75蓄積有來自集電區22的空穴，則電子也通過溝槽底部75，達到導通。這樣，通過晶體管部70具有電子通過區rn，從而抑制晶體管部70導通時的瞬態電阻的增大，改善了導通電阻。
139.在電子通過部77中，由于電流集中所以容易發生雪崩。然而，在本例中，通過在電子通過區rn的臺面部不設置發射區12，能夠降低在電子通過部77發生閂鎖的可能性。這樣，在本例中，通過在發射區12的下方設置溝槽底部75，從而能夠改善導通特性，并且改善導通電阻。
140.圖4a是示出溝槽底部區rp和電子通過區rn的配置的一例的圖。圖4b是示出圖4a中的e-e’截面的圖。與圖3a和圖3b同樣地，本例的溝槽底部75在晶體管部70間斷地設置，晶體管部70在與溝槽底部75相同的z軸方向位置具有設置于溝槽底部75之間的電子通過部77。
141.與圖3a和圖3b同樣地，本例的電子通過區rn被設置為在x軸方向上從溝槽部延伸至相鄰的溝槽部。即，電子通過區rn被設置為在x軸方向上遍及臺面部而延伸。另外，電子通過區rn可以在x軸方向上越過多個溝槽部而延伸。即，電子通過區rn可以在俯視時與溝槽部正交地延伸。
142.與圖3a和圖3b不同，在本例的電子通過區rn至少設置有發射區12。即，在任一發射區12的下方設置有電子通過部77。由此，在晶體管部70導通時，來自發射區12的電子能夠可靠地通過電子通過部77。這樣，通過晶體管部70具有電子通過區rn，從而抑制晶體管部70導通時的瞬態電阻的增大，改善了導通電阻。
143.圖5a是示出溝槽底部區rp和電子通過區rn的配置的一例的圖。圖5b是示出圖5a中的f-f’截面的圖。與圖3a～圖4b同樣地，本例的溝槽底部75在晶體管部70間斷地設置，晶體管部70在與溝槽底部75相同的z軸方向位置具有設置在溝槽底部75之間的電子通過部77。
144.與圖3a～圖4b不同，在本例中，溝槽底部區rp和電子通過區rn在x軸方向上交替地設置。即，如圖5a所示，溝槽底部區rp和電子通過區rn在俯視時與柵極溝槽部40平行地延伸而交替地設置。
145.在電子通過區rn可以至少設置有柵極溝槽部40。即，在任一柵極溝槽部40的下方設置有電子通過部77。如果在設置于電子通過區rn的柵極溝槽部40形成有溝道，則來自溝道的電子能夠可靠地通過下方的電子通過部77。這樣，通過晶體管部70具有電子通過區rn，從而抑制晶體管部70導通時的瞬態電阻的增大，改善了導通電阻。
146.以上，雖然利用實施方式對本發明進行了說明，但是本發明的技術范圍并不限定于上述實施方式所記載的范圍。能夠對上述實施方式施加各種變更或改良，這對于本領域技術人員而言是顯而易見的。根據權利要求書的記載可知，施加了這樣的變更或改良的方式也能夠包含在本發明的技術范圍內。
147.需要注意的是，權利要求書、說明書及附圖中所示的裝置、系統、程序及方法中的動作、過程、步驟以及階段等各處理的執行順序只要沒有特別明示“早于”、“預先”等，另外，
未在后續處理中使用之前的處理結果，，則能夠以任意的順序實現。關于權利要求書、說明書及附圖中的動作流程，即使為了方便而使用“首先”、“接下來”等進行了說明，也并不意味著必須按照該順序實施。