半導體結構及其形成方法與流程

本申請涉及半導體，尤其涉及一種半導體結構及其形成方法。

背景技術：

1、在具有溝槽柵極結構的碳化硅mosfet中，溝槽柵極結構底部邊緣的電場控制是影響柵極絕緣層可靠性的因素之一。為了控制電場，在一些工藝中，在溝槽柵極結構兩側形成溝槽隔離結構并在溝槽隔離結構底部進行離子注入形成摻雜區。溝槽隔離結構底部的摻雜區比溝槽柵極結構更深。

2、然而，溝槽隔離結構以及摻雜區的形成需要額外的溝槽蝕刻和多次離子注入，其工藝效率低并且電場控制能力也并不能得到保證，器件可靠性低。

3、因此，有必要提供更有效、更可靠的技術方案，提高工藝效率以及電場控制能力。

技術實現思路

1、本申請提供一種半導體結構及其形成方法，可以提高具有溝槽柵極結構的碳化硅mosfet中溝槽柵極結構底部邊緣的電場控制能力以及工藝效率。

2、本申請的一個方面提供一種半導體結構的形成方法，包括：提供基底，所述基底包括半導體襯底以及位于所述半導體襯底表面的外延層，所述外延層中包括用于形成溝槽柵極結構的柵極區域；在所述外延層表面形成覆蓋所述柵極區域的掩膜層，所述掩膜層的材料為半導體材料；以所述掩膜層為掩膜采用離子注入工藝在所述柵極區域兩側的外延層中形成屏蔽結構，所述柵極區域的長度小于所述屏蔽結構的長度。

3、在本申請的一些實施例中，所述半導體材料包括摻鍺的多晶硅、碳化硅、非晶碳化硅或s?i?gec。

4、在本申請的一些實施例中，形成所述掩膜層的方法包括化學氣相沉積工藝或濺射工藝。

5、在本申請的一些實施例中，所述掩膜層的厚度為5微米至10微米。

6、在本申請的一些實施例中，所述外延層的材料為4h-s?i?c，所述外延層的上表面為硅面，所述硅面與水平面的偏角為0至4度。

7、在本申請的一些實施例中，所述離子注入工藝的注入角度與所述硅面的法線的夾角為-0.5度至5度；所述離子注入工藝的注入離子為鋁離子；所述離子注入工藝的注入能量為500kev至50mev；所述離子注入工藝的注入深度為2微米至15微米；所述離子注入工藝的注入濃度為5e15atom/cm3至1e17atom/cm3；所述離子注入工藝的溫度為100攝氏度至1200攝氏度。

8、在本申請的一些實施例中，所述半導體結構的形成方法還包括：在所述柵極區域中形成溝槽柵極結構，所述屏蔽結構的深度大于所述溝槽柵極結構的深度。

9、在本申請的一些實施例中，所述屏蔽結構貫穿所述外延層。

10、本申請的另一個方面還提供一種半導體結構，包括：基底，所述基底包括半導體襯底以及位于所述半導體襯底表面的外延層，所述外延層中包括用于形成溝槽柵極結構的柵極區域；掩膜層，位于所述外延層表面覆蓋所述柵極區域，所述掩膜層的材料為半導體材料；屏蔽結構，位于所述柵極區域兩側的外延層中，所述柵極區域的長度小于所述屏蔽結構的長度。

11、在本申請的一些實施例中，所述半導體材料包括摻鍺的多晶硅、碳化硅、非晶碳化硅或s?i?gec。

12、在本申請的一些實施例中，所述掩膜層的厚度為5微米至10微米。

13、在本申請的一些實施例中，所述外延層的材料為4h-s?i?c，所述外延層的上表面為硅面，所述硅面與水平面的偏角為0至4度。

14、在本申請的一些實施例中，所述屏蔽結構中具有注入離子，所述注入離子為鋁離子；所述注入離子的濃度為5e15atom/cm3至1e17atom/cm3。

15、在本申請的一些實施例中，所述半導體結構還包括：溝槽柵極結構，位于所述柵極區域的外延層中，所述屏蔽結構的深度大于所述溝槽柵極結構的深度。

16、在本申請的一些實施例中，所述屏蔽結構貫穿所述外延層。

17、本申請提供一種半導體結構及其形成方法，在溝槽柵極結構兩側形成屏蔽結構，可以提高具有溝槽柵極結構的碳化硅mosfet中溝槽柵極結構底部邊緣的電場控制能力以及工藝效率，此外利用半導體材料作為離子注入工藝時的掩膜，可以提高離子注入質量和整體工藝效率，提高屏蔽結構的質量，提高器件性能和器件可靠性。

技術特征：

1.一種半導體結構的形成方法，其特征在于，包括：

2.如權利要求1所述的半導體結構的形成方法，其特征在于，所述半導體材料包括摻鍺的多晶硅、碳化硅、非晶碳化硅或sigec。

3.如權利要求2所述的半導體結構的形成方法，其特征在于，形成所述掩膜層的方法包括化學氣相沉積工藝或濺射工藝。

4.如權利要求1所述的半導體結構的形成方法，其特征在于，所述掩膜層的厚度為5微米至10微米。

5.如權利要求1所述的半導體結構的形成方法，其特征在于，所述外延層的材料為4h-sic，所述外延層的上表面為硅面，所述硅面與水平面的偏角為0至4度。

6.如權利要求5所述的半導體結構的形成方法，其特征在于，所述離子注入工藝的注入角度與所述硅面的法線的夾角為-0.5度至5度；所述離子注入工藝的注入離子為鋁離子；所述離子注入工藝的注入能量為500kev至50mev；所述離子注入工藝的注入深度為2微米至15微米；所述離子注入工藝的注入濃度為5e15atom/cm3至1e17atom/cm3；所述離子注入工藝的溫度為100攝氏度至1200攝氏度。

7.如權利要求1所述的半導體結構的形成方法，其特征在于，還包括：在所述柵極區域中形成溝槽柵極結構，所述屏蔽結構的深度大于所述溝槽柵極結構的深度。

8.如權利要求7所述的半導體結構的形成方法，其特征在于，所述屏蔽結構貫穿所述外延層。

9.一種半導體結構，其特征在于，包括：

10.如權利要求9所述的半導體結構，其特征在于，所述半導體材料包括摻鍺的多晶硅、碳化硅、非晶碳化硅或sigec。

11.如權利要求9所述的半導體結構，其特征在于，所述掩膜層的厚度為5微米至10微米。

12.如權利要求9所述的半導體結構，其特征在于，所述外延層的材料為4h-sic，所述外延層的上表面為硅面，所述硅面與水平面的偏角為0至4度。

13.如權利要求9所述的半導體結構，其特征在于，所述屏蔽結構中具有注入離子，所述注入離子為鋁離子；所述注入離子的濃度為5e15atom/cm3至1e17atom/cm3。

14.如權利要求9所述的半導體結構，其特征在于，還包括：溝槽柵極結構，位于所述柵極區域的外延層中，所述屏蔽結構的深度大于所述溝槽柵極結構的深度。

15.如權利要求14所述的半導體結構，其特征在于，所述屏蔽結構貫穿所述外延層。

技術總結
本申請提供半導體結構及其形成方法，所述半導體結構包括：基底，所述基底包括半導體襯底以及位于所述半導體襯底表面的外延層，所述外延層中包括用于形成溝槽柵極結構的柵極區域；掩膜層，位于所述外延層表面覆蓋所述柵極區域，所述掩膜層的材料為半導體材料；屏蔽結構，位于所述柵極區域兩側的外延層中，所述柵極區域的長度小于所述屏蔽結構的長度。本申請提供一種半導體結構及其形成方法，在溝槽柵極結構兩側形成屏蔽結構，可以提高具有溝槽柵極結構的碳化硅MOSFET中溝槽柵極結構底部邊緣的電場控制能力以及工藝效率，此外利用半導體材料作為離子注入工藝時的掩膜，可以提高離子注入質量，提高屏蔽結構的質量，提高器件性能和器件可靠性。

技術研發人員：三重野文健,周永昌
受保護的技術使用者：飛锃半導體（上海）有限公司
技術研發日：
技術公布日：2024/1/13