專利名稱：低擺幅差分信號總線傳輸數字中頻的方法和裝置的制作方法
技術領域：
本發明涉及到抗干擾數字中頻信號的傳輸及實現方法和裝置。
二背景技術：
在現代通信系統中，通常用模擬信號作為中頻，采用射頻線或離散線的方式進行信號傳輸。隨著 軟件無線電臺的掀起和高速抗干擾總線技術的發展，尋求一種新的傳輸中頻的技術就顯得尤為迫切。
目前大量采用的是傳統的射頻線的數字信號傳輸的方式，其在損耗、抗干擾性、對外千擾、可控 速率等幾個方面越來越不能滿足通信系統的數字化和抗干擾的要求。
如果采用普通的點對點物理層接口如RS-422、 RS-485、 SCSI以及其它數據傳輸標準，由于其在 速度、噪聲/EMI、功耗、成本等方面所固有的限制越來越難以勝任任務。
三
發明內容
本發明目的是提出一種LVDS低擺幅差分信號總線技術傳輸數字中頻的方法和裝置，方便實現 數字中頻的抗干擾、低損耗、高速(且速率可調)的傳輸。
LVDS低擺幅差分信號總線技術傳輸數字中頻的方法，前端中頻采樣處理單元是AD芯片、DSP 和FPGA控制芯片組構成的,AD芯片的控制由DSP和FPGA配合的方式進行的；基帶處理是在FPGA 內部處理；LVDS差分傳輸控制單元是由LVDS驅動芯片+FPGA芯片控制組成，其控制由FPGA內 部軟件實現，由FPGA+LVDS驅動芯片構成的控制器實現雙向數據傳輸，LVDS差分傳輸控制單元還 包括信號處理板和信道板，設有并/串轉換發送模塊和串/并轉換接收模塊，兩塊板通過平衡變換差分 電纜連接；此外，在信號處理板上，DSP處理機通過外部總線向FPGA發送緩存區內寫入數據，FPGA 通過DSP的主機口完成與DSP存儲空間的數據交換。在信道板上，FPGA通過LVDS控制器和信號 處理板進行數據交換；在收信工作時，將模擬中頻信號經高速A/D采樣后的數字信號經中頻數字化 處理后通過外部總線輸出到FPGA緩沖存儲器內，在FPGA內完成數據的組幀解幀轉換控制，并通過 LVDS控制器接口經差分平衡輸出到信號處理板；在發信工作時，數據通過平衡電纜傳輸至信道接收 板，在信道接收板內，數據經串/并轉換后，送至DSP接口控制電路進行中頻數據解調。
本發明的裝置是整個硬件系統包括4個部分構成， 一個是DSP處理裝置，包括1片DSP芯片 及EEPROM、 SDRAM等；二是FPGA器件；三是LVDS器件；四是AD和DA及外圍控制電路等， LVDS器件包括LVDS控制器、前端中頻采樣處理及基帶處理和基帶LVDS差分傳輸控制器單元，中 頻采樣及基帶處理及LVDS差分控制器單元基本的單元是DSP、FPGA芯片組和LVDS驅動芯片構成。 FPGA器件和LVDS器件構成LVDS差分控制單元，LVDS驅動芯片構成的控制器實現雙向數據傳輸， LVDS差分傳輸控制單元還包括信號處理板和信道板，設有并/串轉換發送模塊和串/并轉換接收模塊， 兩塊板通過平衡變換差分電纜連接；LVDS差分控制單元采用3.3V供電電壓。
在傳輸距離大于IO米的情況下，實際單通道數據傳輸速率高達40Mbps, 16個通道總的串行傳輸
速率高達720Mbps 。
本發明具有以下功能、特點和有益效果-
a) 采用抗干擾總線傳輸數字中頻方式，本發明能有效傳輸速率高達2.56Gbps的25 80MHz數 字中頻的信號，通過高速采樣與數字上下變頻，使得中頻信號有效的傳輸。
b) 高速傳輸數字中頻本發明可根據需要調整傳輸的位數調整串行傳輸的速率。
c) 抗脈沖干擾、寬帶干擾、單音干擾本發明的差分平橫傳輸的特點可有效的抗干擾，并且通 過高速采樣變頻組幀數字化后的抗干擾能力得到大幅的提高。差分數據傳輸方式比單線數據傳輸對共 模輸入噪聲有更強的抵抗能力。
d) 低功耗、傳輸距離遠。差分控制器采用3.3V供電電壓。由于采用了抗干擾的總線技術，我們 通過新型的LVDS (Low Voltage Differential Signaling)低擺幅差分信號總線技術實現了數字中頻的傳 輸。這種傳輸技術后，實現了數字中頻的抗干擾、低損耗、高速的傳輸，對于實現新一代中頻數字化 的傳輸技術有著重要意義。與傳統通過一根射頻線傳輸模擬中頻的方法比較，本發明采用的技術具有 低噪聲、低電磁抗干擾、低功耗、高速(且速率可調)的傳輸能力、速率可配置、無插損的優點。尤 其是本發明能準確傳輸數字中頻信號充分體現了抗干擾的優點，并能根據需要調整傳輸速率。
四
圖1是本發明數字中頻信號LVDS總線傳輸的硬件方框圖
圖2是本發明LVDS數據傳輸的工作原理框圖
圖3是本發明主程序流程圖
圖4是本發明FPGA主程序流程圖
圖5是本發明LVDS接口控制器電路圖 圖6-7均是本發明FPGA接口電路 圖8是DSP電路
圖9是前端中頻采樣處理單元框圖，
圖IO—路采樣的時間圖
圖ll數據與時間的時序圖
圖12模擬中頻信號在基帶處理過程的流程框圖
圖13FPGA內部組成幀的框圖
五具體實施例方式
1、本發明的硬件原理框圖
本發明的硬件由前端中頻采樣處理及基帶處理和基帶LVDS差分傳輸兩大部分組成，組成框圖如 圖1所示。
整個硬件系統包括4個部分。 一個是DSP處理系統，包括1片DSP芯片及EEPROM、 SDRAM 等，常規的DSP芯片均可以，如TM系列芯片；二是FPGA器件，常規的FPGA或CPLD均可，配 以接口電路即可；三是LVDS器件，主要是LVDS差分傳輸驅動芯片，可參見圖5;四是AD和DA 及外圍控制電路等。
2.1本發明的工作原理
關于LVDS總線技術傳輸的方式從物理層就有別于傳統的射頻線的方式，使用非常低的幅度信號 (約350mV)通過一對差分PCB走線或平衡電纜傳輸數據。這里就不一一詳細介紹，以下重點介紹 本發明點利用LVDS總線傳輸數字中頻的技術的工作原理。
本發明LVDS差分平衡傳輸數字中頻的基本思路是由于FPGA是通過DSP處理機的外部總線獲 得數據的，其數據形式是并行的，所以發送前應將其轉換為串行比特流。由于數據傳輸是雙向的，信 號處理板和信道板都有并/串轉換發送模塊和串/并轉換接收模塊(均由FPGA+LVDS控制器實現)，兩 塊板卡通過平衡變換差分電纜連接。此外，在信號處理板上，DSP處理機通過外部總線向FPGA發送 緩存區內寫入數據，FPGA通過DSP的主機口完成與DSP存儲空間的數據交換。在信道板上，FPGA 通過LVDS控制器和信號處理板進行數據交換。
系統工作原理表述如下
在收信工作時，將模擬中頻信號經高速A/D采樣后的數字信號經中頻數字化處理后通過外部總線 輸出到FPGA緩沖存儲器內，在FPGA內完成數據的組幀解幀轉換控制，并通過LVDS控制器接口經 差分平衡輸出到信號處理板。在發信工作時，數據通過平衡電纜傳輸至信道接收板。在信道接收板內， 數據經串/并轉換后，送至DSP接口控制電路進行中頻數據解調。在傳輸距離大于10米的情況下，實 際單通道數據傳輸速率高達40Mbps， 16個通道總的串行傳輸速率高達720Mbps。
2.2本發明的硬件組成
本發明硬件由中頻處理和中頻傳輸兩大部分組成。 2.2.1中頻處理部分
中頻處理部分完成中頻信號的處理，包括收中頻信號的放大、濾波等。
中頻信號的處理采用現有方法經高速A/D采樣后，進行數字下變頻、抽取，其輸出的I、 Q信 號用于差分傳輸提高信道抗干擾的情況。 具體包括以下幾部分
① DSP主要通過軟件完成A/D、 D/A的控制、總線數據解析等功能。
② FPGA+LVDS控制器主要實現數字中頻的傳輸。 2.2.2 LVDS并/串轉換實現
增加一個抗干擾差分通道，理論上，設立一個獨立的差分輸出就可提高傳輸性能，可這樣線纜太 多，我們采用并行轉串行再差分平衡輸出的傳輸方式。
如圖2的LVDS數據傳輸的工作原理框圖，DIN[]為并行數據，經目乂運算后再平衡變換出0+ D-兩路差分信號，當localje為高電平時允許到loopback模式DIN[]數據同時轉到ROUT[]出口從而 形成環流。同理R+R一兩路差分信號經平衡變換后經MUX運算后輸出到ROUT[] 口并行輸出，當line—le 為高電平時允許到loopback模式R+R一的數據傳輸到D+D-口從而形成環流。
時鐘的管理，TCLK發送參考時鐘用于DIN[]數據發送的閘門觸發時鐘。Lock接收鎖相環的狀態， 當為高電平時PLL關閉反之打開。Refclk接收頻率參考時鐘。Rclk復位時鐘，從內部時鐘恢復的收 數據的恢復時鐘，用于收數據的閘門時鐘。
圖5所示，采用DS92芯片，差分接插件及LVDS控制器盡量靠近來自信號處理板數字中頻，其 中J7腳是差分LVDS信號的輸入端，J8腳是數字中頻的輸出(通過差分接插件tyco twinnax
031-0098-001 ),即差分LVDS信號出信道板去信號處理板的數字中頻信號。 圖6-7中FPFA采用EPlS25F780芯片，其連接見圖。DSP芯片見圖8。
圖9前端中頻采樣處理單元，圖中AD924采樣芯片是一個3MSPS, 14位模數轉換器，高速的CMOS 處理器。它包含高執行性能的低噪聲的采樣抽取保持型的放大器(SHA)和可編程的電壓參考。芯片的 微分輸入結構在通信系統中很好的執行了不同的多樣化的動態輸入，并允許輸入有較大范圍的變化。 通過模數轉換后，數據輸出呈現出直接的二進位的格式。out-of-range (0TR)標志位具有重要的作用 來標明數據是否溢出。從圖l可以看出數據時鐘之間的關系，再由圖2來說明他們之間的時序關系就 可簡要的說明了 A/D采樣抽取的一個過程。
本案采用一路采樣，如時間圖IO所示，可以看出模擬信號的采樣抽取的時序圖，可以很直觀的表 示出模擬信號的波形隨時間的變化轉變為數字二進制式的數據格式送到FPGA中。
D/A的過程采用的是AD9857芯片，它是14Bit數模轉換器，有200Mhz的內部時鐘，它處理的過 程是A/D的一個反過程，是將二進制的數據轉換成模擬信號的過程。
由圖ll反應了數據與時間的時序圖，再根據一定的算法可以計算出要輸出的模擬信號的幅度， 隨著時間的變化連續的輸出波形從而得到了連續的模擬中頻的信號。
下行信號的FPGA處理過程
由圖12模擬中頻信號在基帶處理過程的流程框圖，采樣后的信號下變頻后的數字信號在FPGA 內部處理成數字的基帶信號由以下形式Icos(w)+Qsin(w)或Icos(w)-Qsin(w)，分別送出FPGA，到LVDS 驅動器中。
上行信號的FPGA處理過程
LVDS驅動器來的I、 Q信號在FPGA內部處理后，首先，內插濾波(輸入采樣率，內插率，輸出 采樣率)其次，抽取濾波(輸入采樣率，內插率，輸出采樣率)，最后，內插濾波(輸入采樣率，內插 率，輸出采樣率)，遵循上述三步驟進行移位處理后將數字中頻信號送到D/A芯片中。
LVDS控制器單元
LVDS控制器單元由FPGA部分和LVDS驅動器部分組成。將數字的I和Q信號在FPGA中實現 組幀后形成并行數據再送到LVDS驅動器。LVDS驅動器實現并行轉串行的過程，并形成差分的信號 傳輸。
如圖13所示，體現了在FPGA內部組成幀的框圖，形成可轉換得符合LVDS驅動器轉換的數據， 再按照LVDS (DS92)驅動器的工作原理由FPGA控制后進行并串轉換。 LVDS驅動器的工作原理前面有敘述。 2、本發明的軟件設計
本發明的軟件包括FPGA軟件及DSP軟件。DSP軟件主要包括主程序、幾個中斷服務程序、管 理程序、與LVDS控制器的接口程序等組成。DSP主程序如圖3所示。 本發明的主要技術難點及解決辦法
3.1模擬中頻轉換成便于傳輸的數字中頻信號
比較以往的一根射頻線傳輸中頻的不同，本發明采用LVDS技術傳輸數字中頻。大致方法如下；
采用FPGA+LVDS控制器實現，采用CMOS輸出的4通道12位A/D轉換器位，經FPGA進行下 變頻后抽取從而組幀變換成數字中頻發送至LVDS控制器。反之，下行信號的過程，經LVDS控制器 送到FPGA解幀后下變頻內插后變換成數字中頻送14位D/A轉換器從而出模擬中頻信號給信道。
3.2確保用LVDS總線傳輸數字中頻信號的正確機制
由f信號在總線上傳輸的速率很高，如何保證其能夠正確的發射接收。
本發明確保正確傳輸的機制大致是這樣的①采用CRC校驗機制，接收到數據后都要進行CRC 校驗②采用發送同時LOOPBACK環流檢測的方式，確保信號正確發送出去。③采用10Mbps的LVDS 同步串口傳送同步指示及在不同步時傳送強制同步LOCK信號，使得720Mbps的LVDS總線再次同 步從而實現自恢復同步的過程控制。
3.3 LVDS總線傳輸電路設計
由于LVDS總線的傳輸速率達到720Mbps，對PCB布線等方面要求特別高。 本發明考慮了傳輸線阻抗設計、端接匹配、差分信號布線，同時考慮了布板布線的對LVDS傳輸 線的影響。FPGA片內的數控阻抗(Digitally Controlled Impedance),在FPGA+LVDS部分實現端接匹 配。這樣做不僅以方便修改端接阻抗值大小，使端接電阻很好地匹配，而且端接電阻與接收端非常靠 近。
3.4 LVDS差分電纜的選擇
在LVDS傳輸電路設計當中應當選用適合差分信號的高速接插件,接插件的特征參數能夠與LVDS 信號阻抗匹配，通過接插件的信號畸變很小；LVDS信號的電壓擺幅只有350mV，為電流驅動的差分 信號工作方式，最長的傳輸距離可以達到10m以上。為了確保信號在傳輸線中傳播時，不受反射信 號的影響，LVDS信號要求傳輸線阻抗受控，差分阻抗為100歐。
本發明采用平衡電纜實現長距離傳輸，然而，由于LVDS特殊的阻抗匹配要求和極低的時序偏置 要求，傳統的電纜不能用于LVDS數據傳輸。
試驗證實差分同軸電纜的傳輸性能最優，其次屏蔽雙絞線電纜性能較佳。目前國內比較容易采購 的是屏蔽雙絞電纜，矩距離(大約0.5m)應用時CAT3平衡雙絞線電纜效果最佳。而高于0.5m以及 數據率大于500MHz時，CAT5平衡電纜效果最好。最后，如果上述電纜都沒有，可采用漆包線雙絞 的形式每1毫米纏繞6圈，可有效傳輸1米的距離。
從試驗情況看，本發明采用的是LVDS總線傳輸數字中頻的方法，相對模擬中頻的傳輸，實現數 字中頻的傳輸后，抗干擾性能提高了，實現了模塊化設計的理念；采用總線協議的傳輸方式，軟件實 現了可重構，升級方便。明顯地區性提高了中頻的傳輸能力，實現軟件無線電臺中頻數字化設計的要 求，進而提升了通信的抗干擾能力，增強了通信系統的實際應用范圍和靈活應用能力。
本發明是一項針對帶有中頻通信裝備的實用成果，已在試驗中使用，在中頻通信抗干擾裝備研究 和應用上得到了驗證，對提升通信裝備的抗干擾性能，具有重要意義。
權利要求
1、LVDS低擺幅差分信號總線技術傳輸數字中頻的方法，前端中頻采樣處理單元是AD芯片、DSP和FPGA控制芯片組構成的，AD芯片的控制由DSP和FPGA配合的方式進行的；基帶處理是在FPGA內部處理；LVDS差分傳輸控制單元是由LVDS驅動芯片+FPGA芯片控制組成，其控制由FPGA內部軟件實現，由FPGA和LVDS驅動芯片構成的控制器實現雙向數據傳輸，LVDS差分傳輸控制單元還包括信號處理板和信道板，設有并/串轉換發送模塊和串/并轉換接收模塊，兩塊板通過平衡變換差分電纜連接；此外，在信號處理板上，DSP處理機通過外部總線向FPGA發送緩存區內寫入數據，FPGA通過DSP的主機口完成與DSP存儲空間的數據交換。在信道板上，FPGA通過LVDS控制器和信號處理板進行數據交換；在收信工作時，將模擬中頻信號經高速A/D采樣后的數字信號經中頻數字化處理后通過外部總線輸出到FPGA緩沖存儲器內，在FPGA內完成數據的組幀解幀轉換控制，并通過LVDS控制器接口經差分平衡輸出到信號處理板；在發信工作時，數據通過平衡電纜傳輸至信道接收板，在信道接收板內，數據經串/并轉換后，送至DSP接口控制電路進行中頻數據解調。
2、 根據權利要求1所述的LVDS低擺幅差分信號總線技術傳輸數字中頻的方法，其特征是中頻 信號的處理經高速A/D采樣后，進行數字下變頻、抽取，其輸出的I、 Q信號用于差分傳輸提高信 道抗干擾。
3、 根據權利要求1所述的LVDS低擺幅差分信號總線技術傳輸數字中頻的方法，其特征是增加 一個抗干擾差分通道。
4、 LVDS低擺幅差分信號總線技術傳輸數字中頻的裝置，整個硬件系統包括4個部分構成，一 個是DSP處理裝置，包括1片DSP芯片及EEPROM、 SDRAM等；二是FPGA器件；三是LVDS 器件；四是AD和DA及外圍控制電路等，LVDS器件包括LVDS控制器、前端中頻采樣處理及基 帶處理和基帶LVDS差分傳輸控制器單元，中頻采樣及基帶處理及LVDS差分控制器單元基本的單 元是DSP、 FPGA芯片組和LVDS驅動芯片構成。FPGA器件和LVDS器件構成LVDS差分控制單 元，LVDS驅動芯片構成的控制器實現雙向數據傳輸，LVDS差分傳輸控制單元還包括信號處理板 和信道板，設有并/串轉換發送模塊和串/并轉換接收模塊，兩塊板通過平衡變換差分電纜連接；LVDS 差分控制單元采用3.3V供電電壓。
全文摘要
LVDS低擺幅差分信號總線傳輸數字中頻的方法，前端中頻采樣處理單元是AD芯片、DSP和FPGA控制芯片組構成的，基帶處理是在FPGA內部處理；LVDS差分傳輸控制單元是由LVDS驅動芯片+FPGA芯片控制組成，由FPGA和LVDS驅動芯片構成的控制器實現雙向數據傳輸，LVDS差分傳輸控制單元還包括信號處理板和信道板，設有并/串轉換發送模塊和串/并轉換接收模塊，兩塊板通過平衡變換差分電纜連接；在收信工作時，將模擬中頻信號經高速A/D采樣后的數字信號經中頻數字化處理后通過外部總線輸出到FPGA緩沖存儲器內，在FPGA內完成數據的組幀解幀轉換控制，并通過LVDS控制器接口經差分平衡輸出到信號處理板。
文檔編號H04B14/06GK101179340SQ200710191200
公開日2008年5月14日 申請日期2007年12月12日 優先權日2007年12月12日
發明者王洪強 申請人:熊貓電子集團有限公司;南京熊貓電子股份有限公司;南京熊貓漢達科技有限公司