一種行柵極掃描器的制造方法

一種行柵極掃描器的制造方法
【專利摘要】本實用新型公開了一種行柵極掃描器，行柵極掃描器由電源與時序控制模塊、奇數行柵極驅動陣列及偶數行柵極驅動陣列構成，奇數行柵極驅動陣列及偶數行柵極驅動陣列內部的柵極驅動單元電路采用多重反饋回路抑制內部泄漏電流，具有低功耗，工作穩定等特點；行柵極掃描器利用25％和37.5％占空比混合時序驅動，不僅能夠避免出現競爭冒險的危險，保持電路穩定性，而且能夠把輸出端口的充電和放電功能集中到對應的相同晶體管完成，利于減少占用面積，減少延時效應。同時，對行柵極充電和放電過程都充分利用了電路內部自舉后的高電壓驅動大尺寸TFT，提高反應速度，有利于高頻顯示。
【專利說明】
【技術領域】
[0001] 本實用新型涉及有源矩陣發光平板顯示器的行柵極掃描技術，具體涉及行柵極掃 描器的驅動電路。 一種行柵極掃描器

【背景技術】
[0002] 有源主動發光顯示器一直以來都是現代顯示的主流媒體，而集成在顯示器面板上 的驅動行與列像素的電路是有源主動發光顯示器的核心技術。傳統的平板驅動電路是通過 C0G工藝將專門的驅動芯片直接安裝在顯示面板中，近年來，隨著FPD技術的發展，利用晶 體管在顯示面板中直接集成驅動電路來代替驅動芯片成為了熱門的技術。其中，行柵極掃 描器是集成在顯示面板側面的用以逐行驅動像素電路中控制數據信號寫入的晶體管的柵 極，將其打開以便數據寫入，并將其關閉以便數據鎖存。利用集成的行柵極掃描器可以降低 工業生產成本，減小平板的占用面積，降低信號傳輸的耗損，提高平板顯示的質量。
[0003] 新興的氧化物薄膜晶體管是近年來集成電路器件的熱門研究對象。面向應用的氧 化物半導體器件都是N型的，而且具有閾值電壓為負值的特點。利用具有正閾值電壓值的 晶體管器件集成傳統的行掃描電路會存在泄漏電流問題，影響電路的正常工作。大多數新 型的行掃描器集成電路內部所用到的反相器模塊在輸出低電壓信號時會產生一個從高電 壓到低電壓的直流回路，這會消耗相當大一部分能量，不利于便攜式平板顯示器的應用。此 夕卜，大多數行掃描器對柵極的充電和放電功能需要分別由兩個尺寸較大的晶體管完成，造 成掃描器占用面板面積比較大。另外，緊密的驅動時序可能出現競爭冒險的危險，降低電路 的可靠性，而且不能在放電的時候很好地利用內部自舉的高電壓來驅動晶體管，會造成放 電關斷行柵極不及時，難以滿足高分辨率驅動要求。 實用新型內容
[0004] 本實用新型的目的在于提供一種低功耗、具有多重內部反饋抑制節點泄漏功能的 行柵極掃描器。
[0005] 為了達到上述目的，本實用新型采用以下技術方案：
[0006] -種行柵極掃描器，包括電源與時序控制模塊、奇數行柵極驅動陣列及偶數行柵 極驅動陣列，所述奇數行柵極驅動陣列及偶數行柵極驅動陣列分別和電源與時序控制模塊 連接，其中電源與時序控制模塊輸出信號包括高電壓、第一低電壓、第二低電壓、第一時鐘、 第二時鐘、第三時鐘、第四時鐘、第五時鐘、第六時鐘、第七時鐘、第八時鐘、第一觸發時鐘及 第二觸發時鐘，第一到第八時鐘信號高電平與高電壓相等，其中第一時鐘、第二時鐘、第三 時鐘、第四時鐘的低電平與第二低電壓相等，第五時鐘、第六時鐘、第七時鐘、第八時鐘的低 電平與第一低電壓相等，其中第一低電壓高于第二低電壓。
[0007] 優選的，所述奇數行柵極驅動陣列由N級第一柵極驅動單元與N級第三柵極驅動 單元交替相連組成，偶數行柵極驅動陣列由N級第二柵極驅動單元與N級第四柵極驅動單 元交替相連組成，其中N為自然數。
[0008] 優選的，第一柵極驅動單元、第二柵極驅動單元、第三柵極驅動單元及第四柵極驅 動單兀都包括第一時鐘輸入口、第二時鐘輸入口、第三時鐘輸入口、第一電源口、第二電源 口、第三電源口、信號采集口、第一輸出口及第二輸出口，每個柵極驅動單元的第一電源口 與高電壓相連，第二電源口與第一低電壓相連，第三電源口與第二低電壓相連，信號采集口 與陣列中相鄰上一級的第一輸出口相連，第一輸出口與陣列中相鄰下一級的信號采集口相 連，第二輸出口與顯示器中對應的行柵極相連，另外，奇數行陣列的第一級第一柵極驅動單 元的信號采集口與第一觸發時鐘相連，偶數行陣列的第一級第二柵極驅動單元的信號采集 口與第二觸發時鐘相連。
[0009] 優選的，第一柵極驅動單元的第一時鐘輸入口、第二時鐘輸入口、第三時鐘輸入口 分別與電源與時序控制模塊的第一時鐘、第三時鐘、第七時鐘相連；
[0010] 第二柵極驅動單兀的第一時鐘輸入口、第二時鐘輸入口、第三時鐘輸入口分別與 電源與時序控制模塊的第二時鐘、第四時鐘、第八時鐘相連；
[0011] 第三柵極驅動單兀的第一時鐘輸入口、第二時鐘輸入口、第三時鐘輸入口分別與 電源與時序控制模塊的第三時鐘、第一時鐘、第五時鐘相連；
[0012] 第四柵極驅動單元的第一時鐘輸入口、第二時鐘輸入口、第三時鐘輸入口分別與 電源與時序控制模塊的第四時鐘、第二時鐘、第六時鐘相連。
[0013] 優選的，第一柵極驅動單元、第二柵極驅動單元、第三柵極驅動單元及第四柵極驅 動單元都由信號采集模塊、反相器模塊、內部輸出模塊及掃描輸出模塊構成；
[0014] 信號采集模塊由第一到第四晶體管構成，第一晶體管漏極與信號采集口相連，源 極與第二晶體管的漏極相連，柵極與第二晶體管的柵極、第一時鐘輸入口相連，第二晶體管 的源極與第三晶體管漏極相連，作為采集信號存儲節點Q，第三晶體管的源極與第四晶體管 的漏極相連，柵極與第四晶體管的柵極及反相器輸出節點QB相連，第四晶體管的源極與第 三電源口相連；
[0015] 反相器模塊由第五到第七晶體管構成，第五晶體管漏極與第一電源口相連，柵極 與第一時鐘輸入口相連，源極與第六晶體管的漏極、第七晶體管漏極相連，作為反相輸出節 點QB，第六晶體管柵極與信號采集口相連，源極與第三電源口相連，第七晶體管柵極與第十 晶體管源極相連，漏極與第三電源口相連。
[0016] 內部輸出模塊由第八到第十晶體管、第一存儲電容構成，第八晶體管漏極與第十 晶體管漏極、第二時鐘輸入口相連，柵極與采集信號存儲Q相連，源極與第九晶體管的漏 極、第十晶體管的柵極、第一輸出口相連，第九晶體管的柵極與反向輸出節點QB相連，源極 與第三電源口相連，第十晶體管源極與第一晶體管源極、第二晶體管漏極、第三晶體管源極 及第四晶體管漏極相連，第一存儲電容一端與米集信號存儲節點Q相連，另一端與第一輸 出口相連；
[0017] 掃描輸出模塊由第十一及第十二晶體管構成，第十一晶體管漏極與第三時鐘輸 入口相連，柵極與采集信號存儲點Q相連，源極與第十二晶體管漏極、第二輸出口相連，第 十二晶體管柵極與反相輸出節點QB相連，源極與第二電源口相連。
[0018] 優選的，第一柵極驅動單元、第二柵極驅動單元、第三柵極驅動單元及第四柵極驅 動單元都由信號采集模塊、反相器模塊、內部輸出模塊及掃描輸出模塊構成；
[0019] 信號采集模塊由第一到第四晶體管構成，第一晶體管漏極與信號采集口相連，源 極與第二晶體管的漏極相連，柵極與第二晶體管的柵極、第一時鐘輸入口相連，第二晶體管 的源極與第三晶體管漏極相連，作為采集信號存儲節點Q，第三晶體管的源極與第四晶體管 的漏極相連，柵極與反相器輸出節點QB相連，第四晶體管的柵極與第二時鐘輸入口相連， 源極與第一輸出口相連；
[0020] 反相器模塊由第五及第六晶體管構成，第五晶體管漏極與第一電源口相連，柵極 與第一時鐘輸入口相連，源極與第六晶體管的漏極相連，作為反相輸出節點QB，第六晶體管 柵極與采集信號存儲節點Q相連，源極與信號采集口相連；
[0021] 內部輸出模塊由第七到第九晶體管、第一存儲電容構成，第七晶體管漏極與第九 晶體管漏極、第二時鐘輸入口相連，柵極與采集信號存儲Q相連，源極與第八晶體管的漏 極、第九晶體管的柵極、第一輸出口相連，第八晶體管的柵極與反向輸出節點QB相連，源極 與第三電源口相連，第九晶體管源極與第一晶體管源極、第二晶體管漏極、第三晶體管源極 及第四晶體管漏極相連，第一存儲電容一端與米集信號存儲節點Q相連，另一端與第一輸 出口相連；
[0022] 掃描輸出模塊由第十及第十一晶體管構成，第十晶體管漏極與第三時鐘輸入口相 連，柵極與采集信號存儲點Q相連，源極與第十一晶體管漏極、第二輸出口相連，第十一晶 體管柵極與反相輸出節點QB相連，源極與第二電源口相連。
[0023] 本實用新型相對于現有技術具有如下的優點及效果：
[0024] (1)本實用新型的行驅動器電路內部新型反相器模塊不需要利用兩個TFT器件的 電阻分壓功能來提供低電平輸出，器件的尺寸可以做得更小，有利于減少面積。同時，第二 種新型反相器能避免從高電壓流經TFT到低電壓的直流回路，大大降低了驅動器的功耗。
[0025] (2)本實用新型的驅動方法利用37. 5%占空比時序控制信號采集模塊、反相器模 塊及內部輸出模塊，能夠避免內部出現競爭冒險情況，增加電路的穩定性和可靠性，有利于 實現商頻顯不。
[0026] (3)本實用新型的驅動方法利用25%占空比時序控制掃描輸出模塊，能將對行柵 極線的充電和放電功能集中到同一個TFT完成，減少了大尺寸TFT的應用，利于減少面積。 同時，充電和放電過程都充分利用了電路內部自舉后的高電壓驅動大尺寸TFT，減少延時效 應，有利于商頻顯不。

【專利附圖】

【附圖說明】
[0027] 圖1是本實用新型實施例中的行柵極掃描器結構圖。
[0028] 圖2是本實用新型實施例1中每一級驅動單元的一種電路原理圖。
[0029] 圖3是本實用新型實施例中圖2驅動單元的工作波形圖。
[0030] 圖4是本實用新型實施例2中每一級驅動單元另外一種電路原理圖。
[0031] 圖5是本實用新型實施例中圖4驅動單元的工作波形圖。
[0032] 圖6是本實用新型實施例中行柵極掃描器工作波形圖。

【具體實施方式】
[0033] 下面結合實施例及附圖對本實用新型作進一步詳細的描述，但本實用新型的實施 方式不限于此。
[0034] 實施例1
[0035] 如圖1所示，一種行柵極掃描器，包括電源與時序控制模塊10、奇數行柵極驅動陣 列20及偶數行柵極驅動陣列30,其中電源與時序控制模塊輸出信號包括高電壓VD、第一低 電壓VS、第二低電壓VL、第一時鐘CK1、第二時鐘CK2、第三時鐘CK3、第四時鐘CK4、第五時 鐘CK5、第六時鐘CK6、第七時鐘CK7、第八時鐘CK8、第一觸發時鐘VII及第二觸發時鐘VI2， 第一到第八時鐘信號的高電平與高電壓VD相等，其中第一時鐘CK1、第二時鐘CK2、第三時 鐘CK3、第四時鐘CK4的低電平與第二低電壓VL相等，第五時鐘CK5、第六時鐘CK6、第七時 鐘CK7、第八時鐘CK8的低電平與第一低電壓VS相等，其中第一低電壓VS高于第二低電壓 VL〇
[0036] 所述的奇數行柵極驅動陣列20由N級第一柵極驅動單元與N級第二柵極驅動單 元交替相連組成，偶數行柵極驅動陣列30由N級第二柵極驅動單元與N級第四柵極驅動單 元交替相連組成，其中N為自然數。
[0037] 所述的第一柵極驅動單元、第二柵極驅動單元、第三柵極驅動單元及第四柵極驅 動單元都包括第一時鐘輸入口 CLK1L、第二時鐘輸入口 CLK2L、第三時鐘輸入口 CLK2、第一 電源口 VDD、第二電源口 VSS、第三電源口 VSL、信號采集口 VI、第一輸出口 C0UT及第二輸出 口 0UT，每個柵極驅動單元的第一電源口 VDD與高電壓VD相連，第二電源口 VSS與第一低電 壓VS相連，第三電源口 VSL與第二低電壓VL相連，信號采集口 VI與陣列中相鄰上一級的 第一輸出口 C0UT相連，第一輸出口 C0UT與陣列中相鄰下一級的信號采集口 VI相連，第二 輸出口 OUT與顯示器中對應的行柵極相連，其中，奇數行陣列的第一級第一柵極驅動單元 的信號采集口 VI與第一觸發時鐘VII相連，偶數行陣列的第一級第二柵極驅動單元的信號 采集口 VI與第二觸發時鐘VI2相連。
[0038] 所述的第一柵極驅動單元的第一時鐘輸入口 CLK1L、第二時鐘輸入口 CLK2L、第三 時鐘輸入口 CLK2分別與電源與時序控制模塊的第一時鐘CK1、第三時鐘CK3、第七時鐘CK7 相連；
[0039] 所述的第二柵極驅動單元的第一時鐘輸入口 CLK1L、第二時鐘輸入口 CLK2L、第三 時鐘輸入口 CLK2分別與電源與時序控制模塊的第二時鐘CK2、第四時鐘CK4、第八時鐘CK8 相連；
[0040] 所述的第三柵極驅動單元的第一時鐘輸入口 CLK1L、第二時鐘輸入口 CLK2L、第三 時鐘輸入口 CLK2分別與電源與時序控制模塊的第三時鐘CK3、第一時鐘CK1、第五時鐘CK5 相連；
[0041] 所述的第四柵極驅動單元的第一時鐘輸入口 CLK1L、第二時鐘輸入口 CLK2L、第三 時鐘輸入口 CLK2分別與電源與時序控制模塊的第四時鐘CK4、第二時鐘CK2、第六時鐘CK6 相連。
[0042] 所述的第一柵極驅動單元、第二柵極驅動單元、第三柵極驅動單元及第四柵極驅 動單元都由信號采集模塊、反相器模塊、內部輸出模塊及掃描輸出模塊構成。
[0043] 如圖2所示，其中一種柵極驅動單元電路結構為：
[0044] 信號采集模塊41由第一到第四晶體管構成，第一晶體管T1漏極與信號采集口 VI 相連，源極與第二晶體管T2的漏極相連，柵極與第二晶體管T2的柵極、第一時鐘輸入口 CLK1L相連，第二晶體管T2的源極與第三晶體管T3漏極相連，作為采集信號存儲節點Q，第 三晶體管T3的源極與第四晶體管T4的漏極相連，柵極與第四晶體管T4的柵極及反相器輸 出節點QB相連，第四晶體管Τ4的源極與第三電源口 VSSL相連；
[0045] 反相器模塊42由第五到第七晶體管構成，第五晶體管Τ5漏極與第一電源口 VDD 相連，柵極與第一時鐘輸入口 CL1L相連，源極與第六晶體管Τ6的漏極、第七晶體管Τ7漏極 相連，作為反相輸出節點QB，第六晶體管Τ6柵極與信號采集口 VI相連，源極與第三電源口 VSSL相連，第七晶體管Τ7柵極與第十晶體管Τ10源極相連，漏極與第三電源口 VSSL相連。
[0046] 內部輸出模塊43由第八到第十晶體管、第一存儲電容C1構成，第八晶體管Τ8漏 極與第十晶體管Τ10漏極、第二時鐘輸入口 CK2L相連，柵極與采集信號存儲Q相連，源極與 第九晶體管T9的漏極、第十晶體管Τ10的柵極、第一輸出口 C0UT相連，第九晶體管T9的柵 極與反向輸出節點QB相連，源極與第三電源口 VSSL相連，第十晶體管Τ10源極與第一晶體 管T1源極、第二晶體管T2漏極、第三晶體管T3源極及第四晶體管T4漏極相連，第一存儲 電容C1 一端與采集信號存儲節點Q相連，另一端與第一輸出口 C0UT相連；
[0047] 掃描輸出模塊44由第i^一及第十二晶體管構成，第i^一晶體管T11漏極與第三時 鐘輸入口 CK2相連，柵極與采集信號存儲點Q相連，源極與第十二晶體管T12漏極、第二輸 出口 OUT相連，第十二晶體管T12柵極與反相輸出節點QB相連，源極與第二電源口 VSS相 連。
[0048] 請結合圖3和圖6。第一時鐘CK1、第二時鐘CK2、第三時鐘CK3、第四時鐘CK4的 脈沖寬度相同，占空比為50%，第五時鐘CK5、第六時鐘CK6、第七時鐘CK7、第八時鐘CK8的 脈沖寬度相同，占空比為25%，第一時鐘CK1、第二時鐘CK2、第三時鐘CK3、第四時鐘CK4的 脈沖寬度是第五時鐘CK5、第六時鐘CK6、第七時鐘CK7、第八時鐘CK8的脈沖寬度的兩倍。
[0049] 對于該柵極驅動單元結構，如圖3所示，每一級柵極驅動單元包括以下步驟：
[0050] 采集存儲階段：如圖3中tl時間段。第一時鐘口 CLK1L輸入高電壓VD，將第一晶 體管T1、第二晶體管T2及第五晶體管T5打開，信號采集口 VI輸入高電平信號VD，并輸入 到采集信號存儲點Q、第六晶體管T6的柵極及第一存儲電容C1中，第六晶體管T6被打開， 反向輸出節點QB變為第二低電壓VL，第九晶體管T9、第十晶體管T10及第十二晶體管T12 被關斷，第二時鐘口 CLK2L及第三時鐘口 CLK2分別輸入第二低電壓VL及第一低電壓VS，第 一輸出口 C0UT及第二輸出口 OUT分別輸出第二低電壓VL及第一低電壓VS ;37. 5%時鐘周 期時間后，第一時鐘信號CLK1L變為第二低電壓VL，將第一晶體管T1、第二晶體管T2及第 五晶體管T5關斷，信號采集口 VI輸入第二低電壓VL。此階段經歷50%時鐘周期T時間。
[0051] 信號輸出階段：如圖3中t2時間段。第二時鐘口 CLK2L輸入高電壓VD，由于第一 電容C1的自舉作用，采集信號存儲點Q的電平跳變為約等于兩倍原來的高電平，第八晶體 管T8及第i^一晶體管T11被充分打開，第一輸出口 C0UT輸出高電壓VD ;第十晶體管T10被 打開，第二時鐘輸入口 CLK2L高電壓被反饋回第一晶體管T1源極、第二晶體管T2漏極、第 三晶體管T3源極、第四晶體管T4漏極及第七晶體管T7的柵極，第七晶體管T7被打開，反 向輸出節點QB穩定維持輸出第二低電壓VL ;6. 25%周期時間后，第三時鐘口 CLK2輸入高 電壓VD，第二輸出口 OUT輸出高電壓VD ;25%周期時間后，第三時鐘口 CLK2變為第一低電 壓VS，采集信號存儲點Q維持在自舉后的高電壓，第二輸出口 OUT輸出第一低電壓VS，存儲 在行柵極的電荷通過第i^一晶體管T11釋放；6. 25%周期時間后，第二時鐘口 CLK2L輸入第 二低電壓VL，采集信號存儲點Q變為與第一階段相同的高電壓，第一輸出口 C0UT輸出第二 低電壓VL。此階段經歷50%時鐘周期T時間。
[0052] 重置階段：如圖3中t3時間段。第一時鐘口 CLK1L輸入高電平信號VD，第一晶體 管T1、第二晶體管T2、第五晶體管T5被打開，采集信號存儲點Q變為低電平，反向輸出節 點QB變為高電平，第八晶體管T8、第十一晶體管T11被關斷，第九晶體管T9、第十二晶體管 T12被打開，第一輸出口 C0UT及第二輸出口 OUT分別維持輸出第二低電壓VL及第一低電壓 VS。此階段持續到下一次信號采集口 VI輸入高電壓。
[0053] 請結合圖1和圖6,奇數行柵極驅動陣列與偶數行柵極驅動陣列交替輸出柵極驅 動信號，逐行驅動顯示器內像素電路的柵極，實現顯示器每一幀圖像的顯示功能。
[0054] 實施例2
[0055] 本實施例的技術方案除了下述技術特征之外，其他技術特征與實施例1相同：
[0056] 如圖4所示，所述的另外一種結構的第一柵極驅動單元、第二柵極驅動單元、第三 柵極驅動單元及第四柵極驅動單元都由信號采集模塊51、反相器模塊52、內部輸出模塊53 及掃描輸出模塊54構成。其中：
[0057] 信號采集模塊51由第一到第四晶體管構成，第一晶體管T1漏極與信號采集口 VI 相連，源極與第二晶體管T2的漏極相連，柵極與第二晶體管T2的柵極、第一時鐘輸入口 CLK1L相連，第二晶體管T2的源極與第三晶體管T3漏極相連，作為采集信號存儲節點Q，第 三晶體管T3的源極與第四晶體管T4的漏極相連，柵極與反相器輸出節點QB相連，第四晶 體管T4的柵極與第二時鐘輸入口 CLK2L相連，源極與第一輸出口 C0UT相連；
[0058] 反相器模塊52由第五及第六晶體管構成，第五晶體管T5漏極與第一電源口 VDD 相連，柵極與第一時鐘輸入口 CLK1L相連，源極與第六晶體管T6的漏極相連，作為反相輸出 節點QB，第六晶體管T6柵極與采集信號存儲節點Q相連，源極與信號采集口 VI相連；反相 器的創新工作方法如下：
[0059] 只有當第一時鐘口輸入高時，采集節點Q才輸入信號，當Q輸入第二低電壓時，第 六晶體管T6被關斷，輸出節點QB通過第五晶體管T5充電，輸出高電壓，當Q輸入高電壓時， 第五晶體管T5及第六晶體管T6被打開，同時信號米集口輸入高電壓，輸出節點QB仍然輸 出高電壓，只有當第一時鐘口輸入第二低電壓，第五晶體管T5被關斷后，輸出節點QB才輸 出第二低電壓。因此整個工作過程沒有產生直流電流回路，大大降低了功耗
[0060] 內部輸出模塊53由第七到第九晶體管、第一存儲電容C1構成，第七晶體管T7漏 極與第九晶體管T9漏極、第二時鐘輸入口 CLK2L相連，柵極與采集信號存儲Q相連，源極與 第八晶體管T8的漏極、第九晶體管T9的柵極、第一輸出口 C0UT相連，第八晶體管T8的柵 極與反向輸出節點QB相連，源極與第三電源口 VSL相連，第九晶體管T9源極與第一晶體管 T1源極、第二晶體管T2漏極、第三晶體管T3源極及第四晶體管T4漏極相連，第一存儲電容 C1 一端與采集信號存儲節點Q相連，另一端與第一輸出口 C0UT相連；
[0061] 掃描輸出模塊54由第十及第^ 晶體管構成，第十晶體管T10漏極與第三時鐘輸 入口 CLK2相連，柵極與采集信號存儲點Q相連，源極與第i^一晶體管T11漏極、第二輸出口 OUT相連，第i^一晶體管T11柵極與反相輸出節點QB相連，源極與第二電源口 VSS相連。
[0062] 請結合圖5和圖6。第一時鐘CK1、第二時鐘CK2、第三時鐘CK3、第四時鐘CK4的 脈沖寬度相同，占空比為50%，第五時鐘CK5、第六時鐘CK6、第七時鐘CK7、第八時鐘CK8的 脈沖寬度相同，占空比為25%，第一時鐘CK1、第二時鐘CK2、第三時鐘CK3、第四時鐘CK4的 脈沖寬度是第五時鐘CK5、第六時鐘CK6、第七時鐘CK7、第八時鐘CK8的脈沖寬度的兩倍，
[0063] 對于上述驅動單元，如圖5所示，每一級柵極驅動單元包括以下步驟：
[0064] 采集存儲階段：如圖5中tl時間段。第一時鐘口 CLK1L輸入高電壓VD，將第一晶 體管T1、第二晶體管T2及第五晶體管T5打開，信號采集口 VI輸入高電平信號VD，并輸入 到采集信號存儲點Q、第六晶體管T6的源極及第一存儲電容C1中，第六晶體管T6被打開， 反向輸出節點QB維持高電壓，第二時鐘口 CLK2L及第三時鐘口 CLK2分別輸入第二低電壓 VL及第一低電壓VS，第一輸出口 C0UT及第二輸出口 OUT分別輸出第二低電壓VL及第一低 電壓VS ;37. 5%時鐘周期T時間后，第一時鐘信號CLK1L變為第二低電VL壓，將第一晶體管 T1、第二晶體管T2及第五晶體管T5關斷，信號采集口 VI輸入第二低電壓VL，反向輸出節 點QB變成第二低電平VL，第三晶體管T3、第八晶體管T8及第i^一晶體管T11被關斷。此 階段經歷50%時鐘周期T時間。
[0065] 信號輸出階段：如圖5中t2時間段。第二時鐘口 CLK2L輸入高電壓VD，由于第一 電容C1的自舉作用，采集信號存儲點Q的電平跳變為約等于兩倍原來的高電平，第七晶體 管17及第十晶體管T10被充分打開，第一輸出口 C0UT輸出高電壓VD ;第九晶體管T9被打 開，第二時鐘輸入口 CLK2L高電壓被反饋回第一晶體管T1源極、第二晶體管T2漏極、第三 晶體管源極了3及第四晶體管漏了4;6.25%時鐘周期1'時間后，第三時鐘口0^2輸入高電壓 VD，第二輸出口 OUT輸出高電壓VD ;25%時鐘周期T時間后，第三時鐘口 CLK2變為第一低 電壓VS，采集信號存儲點Q維持在自舉后的高電壓，第二輸出口 OUT輸出第一低電壓VS，存 儲在行柵極的電荷通過第十晶體管T10釋放；6. 25%時鐘周期T時間后，第二時鐘口 CLK2L 輸入第二低電壓VL，采集信號存儲點Q變為與第一階段相同的高電壓，第一輸出口 C0UT輸 出第二低電壓VL。此階段經歷50%時鐘周期T時間。
[0066] 重置階段：如圖5中t3時間段。第一時鐘口 CLK1L輸入高電平信號VD，第一晶體 管T1、第二晶體管T2、第五晶體管T5被打開，采集信號存儲點Q變為低電平，反向輸出節點 QB變為高電平，第七晶體管T7、第十晶體管T10被關斷，第八晶體管T8、第i^一晶體管T11 被打開，第一輸出口 C0UT及第二輸出口 OUT分別維持輸出第二低電壓VL及第一低電壓VS。 此階段持續到下一次信號采集口 VI輸入高電壓。
[〇〇67] 上述實施例為本實用新型較佳的實施方式，但本實用新型的實施方式并不受上述 實施例的限制，其他的任何未背離本實用新型的精神實質與原理下所作的改變、修飾、替 代、組合、簡化，均應為等效的置換方式，都包含在本實用新型的保護范圍之內。
【權利要求】
1. 一種行柵極掃描器，其特征在于，包括電源與時序控制模塊、奇數行柵極驅動陣列及 偶數行柵極驅動陣列，所述奇數行柵極驅動陣列及偶數行柵極驅動陣列分別和電源與時序 控制模塊連接，其中電源與時序控制模塊輸出信號包括高電壓、第一低電壓、第二低電壓、 第一時鐘、第二時鐘、第三時鐘、第四時鐘、第五時鐘、第六時鐘、第七時鐘、第八時鐘、第一 觸發時鐘及第二觸發時鐘，第一到第八時鐘信號高電平與高電壓相等，其中第一時鐘、第二 時鐘、第三時鐘、第四時鐘的低電平與第二低電壓相等，第五時鐘、第六時鐘、第七時鐘、第 八時鐘的低電平與第一低電壓相等，其中第一低電壓高于第二低電壓。
2. 根據權利要求1所述的行柵極掃描器，其特征在于，所述奇數行柵極驅動陣列由N級 第一柵極驅動單元與N級第三柵極驅動單元交替相連組成，偶數行柵極驅動陣列由N級第 二柵極驅動單元與N級第四柵極驅動單元交替相連組成，其中N為自然數。
3. 根據權利要求2所述的行柵極掃描器，其特征在于，第一柵極驅動單元、第二柵極驅 動單元、第三柵極驅動單元及第四柵極驅動單元都包括第一時鐘輸入口、第二時鐘輸入口、 第三時鐘輸入口、第一電源口、第二電源口、第三電源口、信號采集口、第一輸出口及第二輸 出口，每個柵極驅動單元的第一電源口與高電壓相連，第二電源口與第一低電壓相連，第三 電源口與第二低電壓相連，信號采集口與陣列中相鄰上一級的第一輸出口相連，第一輸出 口與陣列中相鄰下一級的信號采集口相連，第二輸出口與顯示器中對應的行柵極相連，另 夕卜，奇數行陣列的第一級第一柵極驅動單元的信號采集口與第一觸發時鐘相連，偶數行陣 列的第一級第二柵極驅動單元的信號采集口與第二觸發時鐘相連。
4. 根據權利要求3所述的行柵極掃描器，其特征在于，第一柵極驅動單元的第一時鐘 輸入口、第二時鐘輸入口、第三時鐘輸入口分別與電源與時序控制模塊的第一時鐘、第三時 鐘、第七時鐘相連； 第二柵極驅動單兀的第一時鐘輸入口、第二時鐘輸入口、第三時鐘輸入口分別與電源 與時序控制模塊的第二時鐘、第四時鐘、第八時鐘相連； 第三柵極驅動單兀的第一時鐘輸入口、第二時鐘輸入口、第三時鐘輸入口分別與電源 與時序控制模塊的第三時鐘、第一時鐘、第五時鐘相連； 第四柵極驅動單兀的第一時鐘輸入口、第二時鐘輸入口、第三時鐘輸入口分別與電源 與時序控制模塊的第四時鐘、第二時鐘、第六時鐘相連。
5. 根據權利要求2所述的行柵極掃描器，其特征在于，第一柵極驅動單元、第二柵極驅 動單元、第三柵極驅動單元及第四柵極驅動單元都由信號采集模塊、反相器模塊、內部輸出 模塊及掃描輸出模塊構成； 信號采集模塊由第一到第四晶體管構成，第一晶體管漏極與信號采集口相連，源極與 第二晶體管的漏極相連，柵極與第二晶體管的柵極、第一時鐘輸入口相連，第二晶體管的源 極與第三晶體管漏極相連，作為采集信號存儲節點Q，第三晶體管的源極與第四晶體管的漏 極相連，柵極與第四晶體管的柵極及反相器輸出節點QB相連，第四晶體管的源極與第三電 源口相連； 反相器模塊由第五到第七晶體管構成，第五晶體管漏極與第一電源口相連，柵極與第 一時鐘輸入口相連，源極與第六晶體管的漏極、第七晶體管漏極相連，作為反相輸出節點 QB，第六晶體管柵極與信號采集口相連，源極與第三電源口相連，第七晶體管柵極與第十晶 體管源極相連，漏極與第三電源口相連； 內部輸出模塊由第八到第十晶體管、第一存儲電容構成，第八晶體管漏極與第十晶體 管漏極、第二時鐘輸入口相連，柵極與采集信號存儲Q相連，源極與第九晶體管的漏極、第 十晶體管的柵極、第一輸出口相連，第九晶體管的柵極與反向輸出節點QB相連，源極與第 三電源口相連，第十晶體管源極與第一晶體管源極、第二晶體管漏極、第三晶體管源極及第 四晶體管漏極相連，第一存儲電容一端與米集信號存儲節點Q相連，另一端與第一輸出口 相連； 掃描輸出模塊由第十一及第十二晶體管構成，第十一晶體管漏極與第三時鐘輸入口相 連，柵極與采集信號存儲點Q相連，源極與第十二晶體管漏極、第二輸出口相連，第十二晶 體管柵極與反相輸出節點QB相連，源極與第二電源口相連。
6.根據權利要求2所述的行柵極掃描器，其特征在于，第一柵極驅動單元、第二柵極驅 動單元、第三柵極驅動單元及第四柵極驅動單元都由信號采集模塊、反相器模塊、內部輸出 模塊及掃描輸出模塊構成； 信號采集模塊由第一到第四晶體管構成，第一晶體管漏極與信號采集口相連，源極與 第二晶體管的漏極相連，柵極與第二晶體管的柵極、第一時鐘輸入口相連，第二晶體管的源 極與第三晶體管漏極相連，作為采集信號存儲節點Q，第三晶體管的源極與第四晶體管的漏 極相連，柵極與反相器輸出節點QB相連，第四晶體管的柵極與第二時鐘輸入口相連，源極 與第一輸出口相連； 反相器模塊由第五及第六晶體管構成，第五晶體管漏極與第一電源口相連，柵極與第 一時鐘輸入口相連，源極與第六晶體管的漏極相連，作為反相輸出節點QB，第六晶體管柵極 與采集信號存儲節點Q相連，源極與信號采集口相連； 內部輸出模塊由第七到第九晶體管、第一存儲電容構成，第七晶體管漏極與第九晶體 管漏極、第二時鐘輸入口相連，柵極與采集信號存儲Q相連，源極與第八晶體管的漏極、第 九晶體管的柵極、第一輸出口相連，第八晶體管的柵極與反向輸出節點QB相連，源極與第 三電源口相連，第九晶體管源極與第一晶體管源極、第二晶體管漏極、第三晶體管源極及第 四晶體管漏極相連，第一存儲電容一端與米集信號存儲節點Q相連，另一端與第一輸出口 相連； 掃描輸出模塊由第十及第十一晶體管構成，第十晶體管漏極與第三時鐘輸入口相連， 柵極與采集信號存儲點Q相連，源極與第十一晶體管漏極、第二輸出口相連，第十一晶體管 柵極與反相輸出節點QB相連，源極與第二電源口相連。
【文檔編號】G09G3/20GK203870946SQ201420211953
【公開日】2014年10月8日 申請日期:2014年4月28日 優先權日:2014年4月28日
【發明者】吳為敬, 李冠明, 夏興衡, 張立榮, 周雷, 徐苗, 王磊, 彭俊彪 申請人:華南理工大學, 廣州新視界光電科技有限公司