移位寄存器、柵極驅動電路及顯示面板的制作方法

本公開的實施例涉及一種移位寄存器、柵極驅動電路及顯示面板。

背景技術：

隨著顯示技術的飛速發展，顯示面板越來越向著高集成度和低成本的方向發展。柵極驅動電路基板（Gate-driver on Array，GOA）技術是通過光刻工藝將柵極驅動電路直接集成在顯示裝置的陣列基板上，GOA電路通常包括多個級聯的移位寄存器，每個移位寄存器均對應一行柵線，以實現對顯示面板的掃描驅動。這種集成技術可以節省柵極集成電路（Integrated Circuit，IC）的綁定（Bonding）區域以及扇出（Fan-out）區域的空間，從而實現顯示面板的窄邊框，同時可以降低產品成本、提高產品的良率。

技術實現要素：

本公開的實施例提供一種移位寄存器，包括：輸入及復位電路，與上拉節點連接；驅動電路，與所述上拉節點連接，其中，所述輸入及復位電路被配置為：在正向掃描的輸入階段，接收第一信號和第二信號，并響應于所述第二信號將所述第一信號的電壓寫入所述上拉節點；在正向掃描的復位階段，接收第三信號和第四信號，并響應于所述第三信號將所述第四信號的電壓寫入所述上拉節點；在逆向掃描的輸入階段，接收所述第三信號和所述第四信號，并響應于所述第三信號將所述第四信號的電壓寫入所述上拉節點；在逆向掃描的復位階段，接收所述第一信號和所述第二信號，并響應于所述第二信號將所述第一信號的電壓寫入所述上拉節點；所述驅動電路被配置為在所述上拉節點的電壓滿足所述驅動電路的輸出條件時，輸出柵極驅動信號。

例如，在本公開實施例提供的移位寄存器中，所述輸入及復位電路包括第一晶體管和第二晶體管，所述第一晶體管的第一極與第一信號端連接以接收所述第一信號，所述第一晶體管的柵極與第二信號端連接以接收所述第二信號，所述第一晶體管的第二極與所述上拉節點連接；所述第二晶體管的第一極與第四信號端連接以接收所述第四信號，所述第二晶體管的柵極與第三信號端連接以接收所述第三信號，所述第二晶體管的第二極與所述上拉節點連接。

例如，在本公開實施例提供的移位寄存器中，所述驅動電路包括存儲電路和輸出電路。

例如，在本公開實施例提供的移位寄存器中，所述存儲電路包括存儲電容，所述存儲電容的第一端與所述上拉節點連接，所述存儲電容的第二端與輸出端連接；所述輸出電路包括第三晶體管，所述第三晶體管的第一極與第一時鐘信號端連接以接收第一時鐘信號，所述第三晶體管的柵極與所述上拉節點連接，所述第三晶體管的第二極與所述輸出端連接；在所述上拉節點的電壓滿足所述第三晶體管的輸出條件時，所述輸出端輸出所述柵極驅動信號。

例如，在本公開實施例提供的移位寄存器中，所述驅動電路還包括初始化電路，被配置為將輸出端初始化。

例如，在本公開實施例提供的移位寄存器中，所述初始化電路包括第四晶體管，所述第四晶體管的第一極與所述輸出端連接，所述第四晶體管的柵極與第二時鐘信號端連接以接收第二時鐘信號，所述第四晶體管的第二極與第一電壓端連接以接收第一電壓。

例如，在本公開實施例提供的移位寄存器中，所述驅動電路還包括降噪電路，被配置為對所述上拉節點和輸出端降噪。

例如，在本公開實施例提供的移位寄存器中，所述降噪電路包括第五晶體管、第六晶體管、第七晶體管、第八晶體管、第九晶體管、第十晶體管、第十一晶體管、第十二晶體管、第十三晶體管、第十四晶體管、第十五晶體管和第十六晶體管，其中，所述第五晶體管的第一極與第一控制信號端連接以接收第一控制信號，所述第五晶體管的柵極與所述第五晶體管的第一極連接，所述第五晶體管的第二極與第一節點連接；所述第六晶體管的第一極與所述第五晶體管的第一極連接，所述第六晶體管的柵極與所述第一節點連接，所述第六晶體管的第二極與第一下拉節點連接；所述第七晶體管的第一極與所述第一節點連接，所述第七晶體管的柵極與所述上拉節點連接，所述第七晶體管的第二極與第一電壓端連接；所述第八晶體管的第一極與所述第一下拉節點連接，所述第八晶體管的柵極與所述上拉節點連接，所述第八晶體管的第二極與所述第一電壓端連接；所述第九晶體管的第一極與所述上拉節點連接，所述第九晶體管的柵極與第二下拉節點連接，所述第九晶體管的第二極與所述第一電壓端連接；所述第十晶體管的第一極與所述上拉節點連接，所述第十晶體管的柵極與所述第一下拉節點連接，所述第十晶體管的第二極與所述第一電壓端連接；所述第十一晶體管的第一極與第二控制信號端連接以接收第二控制信號，所述第十一晶體管的柵極與所述第十一晶體管的第一極連接，所述第十一晶體管的第二極與第二節點連接；所述第十二晶體管的第一極與所述第十一晶體管的第一極連接，所述第十二晶體管的柵極與所述第二節點連接，所述第十二晶體管的第二極與所述第二下拉節點連接；所述第十三晶體管的第一極與所述第二節點連接，所述第十三晶體管的柵極與所述上拉節點連接，所述第十三晶體管的第二極與所述第一電壓端連接；所述第十四晶體管的第一極與所述第二下拉節點連接，所述第十四晶體管的柵極與所述上拉節點連接，所述第十四晶體管的第二極與所述第一電壓端連接；所述第十五晶體管的第一極與輸出端連接，所述第十五晶體管的柵極與所述第一下拉節點連接，所述第十五晶體管的第二極與所述第一電壓端連接；所述第十六晶體管的第一極與所述輸出端連接，所述第十六晶體管的柵極與所述第二下拉節點連接，所述第十六晶體管的第二極與所述第一電壓端連接。

例如，在本公開實施例提供的移位寄存器中，在所述正向掃描的輸入階段，所述第一信號的電壓為高電平電壓，所述第二信號的電壓為高電平電壓，所述第三信號的電壓為低電平電壓，所述第四信號的電壓為低電平電壓；在所述正向掃描的復位階段，所述第一信號的電壓為低電平電壓，所述第二信號的電壓為低電平電壓，所述第三信號的電壓為高電平電壓，所述第四信號的電壓為低電平電壓；在所述逆向掃描的輸入階段，所述第一信號的電壓為低電平電壓，所述第二信號的電壓為低電平電壓，所述第三信號的電壓為高電平電壓，所述第四信號的電壓為高電平電壓；在所述逆向掃描的復位階段，所述第一信號的電壓為低電平電壓，所述第二信號的電壓為高電平電壓，所述第三信號的電壓為低電平電壓，所述第四信號的電壓為低電平電壓。

本公開的實施例還提供一種柵極驅動電路，包括本公開任一實施例提供的移位寄存器。

例如，本公開實施例提供的柵極驅動電路，包括級聯的多個本公開任一實施例提供的移位寄存器，其中，除第一級和最后一級移位寄存器之外，本級移位寄存器的第二信號為上一級移位寄存器的輸出端輸出的輸出信號；本級移位寄存器的第三信號為下一級移位寄存器的輸出端輸出的輸出信號。

本公開的實施例還提供一種顯示面板，包括本公開任一實施例提供的柵極驅動電路。

例如，本公開實施例提供的顯示面板，還包括柵線、數據線以及由所述柵線和所述數據線交叉限定的多個像素單元，所述柵極驅動電路被配置為向所述柵線提供柵極驅動信號。

本公開實施例提供的移位寄存器、柵極驅動電路及顯示面板可實現柵極驅動電路的雙向掃描，提升顯示面板的兼容性。

附圖說明

為了更清楚地說明本公開實施例的技術方案，下面將對實施例或相關技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅涉及本公開的一些實施例，并非對本公開的限制。

圖1是本公開實施例提供的一種移位寄存器的示意圖之一；

圖2是本公開實施例提供的一種移位寄存器的示意圖之二；

圖3是本公開實施例提供的一種移位寄存器的示意圖之三；

圖4是本公開實施例提供的一種移位寄存器的示意圖之四；

圖5是本公開實施例提供的一種移位寄存器的示意圖之五；

圖6是本公開實施例提供的一種移位寄存器的示意圖之六；

圖7是本公開實施例提供的一種移位寄存器的示意圖之七；

圖8是本公開實施例提供的一種移位寄存器的示意圖之八；

圖9是本公開實施例提供的一種柵極驅動電路的示意圖；

圖10是本公開實施例提供的一種顯示面板的示意圖；

圖11是本公開實施例提供的一種柵極驅動電路在正向掃描時的信號波形示意圖；

圖12是本公開實施例提供的一種柵極驅動電路在逆向掃描時的信號波形示意圖；

圖13是本公開實施例提供的一種柵極驅動電路第一控制信號和第二控制信號的波形示意圖；以及

圖14是本公開實施例提供的一種雙向掃描驅動方法的流程圖。

具體實施方式

下面將結合附圖，對本公開實施例中的技術方案進行清楚、完整地描述參考在附圖中示出并在以下描述中詳述的非限制性示例實施例，更加全面地說明本公開的示例實施例和它們的多種特征及有利細節。應注意的是，圖中示出的特征不是必須按照比例繪制。本公開省略了已知材料、組件和工藝技術的描述，從而不使本公開的示例實施例模糊。所給出的示例僅旨在有利于理解本公開示例實施例的實施，以及進一步使本領域技術人員能夠實施示例實施例。因而，這些示例不應被理解為對本公開的實施例的范圍的限制。

除非另外特別定義，本公開使用的技術術語或者科學術語應當為本公開所屬領域內具有一般技能的人士所理解的通常意義。本公開中使用的“第一”、“第二”以及類似的詞語并不表示任何順序、數量或者重要性，而只是用來區分不同的組成部分。此外，在本公開各個實施例中，相同或類似的參考標號表示相同或類似的構件。

傳統的移位寄存器和柵極驅動電路只能進行單向掃描，顯示面板的兼容性較差。

本公開實施例提供的移位寄存器、柵極驅動電路、顯示面板及驅動方法可實現柵極驅動電路的雙向掃描，提升顯示面板的兼容性。

本公開的實施例提供一種移位寄存器100，如圖1所示，該移位寄存器100包括：輸入及復位電路110，與上拉節點PU連接；驅動電路120，與上拉節點PU連接。輸入及復位電路110被配置為：在正向掃描的輸入階段，接收第一信號S1和第二信號S2，并響應于第二信號S2將第一信號S1的電壓寫入上拉節點PU；在正向掃描的復位階段，接收第三信號S3和第四信號S4，并響應于第三信號S3將第四信號S4的電壓寫入上拉節點PU；在逆向掃描的輸入階段，接收第三信號S3和第四信號S4，并響應于第三信號S3將第四信號S4的電壓寫入上拉節點PU；在逆向掃描的復位階段，接收第一信號S1和第二信號S2，并響應于第二信號S2將第一信號S1的電壓寫入上拉節點PU。驅動電路120被配置為在上拉節點PU的電壓滿足驅動電路120的輸出條件時，輸出柵極驅動信號。

例如，柵極驅動信號由輸出端OUTPUT輸出。

例如，如圖2所示，在本公開實施例提供的移位寄存器100中，輸入及復位電路110包括第一晶體管M1和第二晶體管M2。第一晶體管M1的第一極與第一信號端連接以接收第一信號S1，第一晶體管M1的柵極與第二信號端連接以接收第二信號S2，第一晶體管M1的第二極與上拉節點PU連接；第二晶體管M2的第一極與第四信號端連接以接收第四信號S4，第二晶體管M2的柵極與第三信號端連接以接收第三信號S3，第二晶體管M2的第二極與上拉節點PU連接。

例如，如圖3所示，在本公開實施例提供的移位寄存器100中，驅動電路120包括存儲電路121和輸出電路122。

例如，如圖4所示，在本公開實施例提供的移位寄存器100中，存儲電路121包括存儲電容C，存儲電容C的第一端與上拉節點PU連接，存儲電容C的第二端與輸出端OUTPUT連接；輸出電路122包括第三晶體管M3，第三晶體管M3的第一極與第一時鐘信號端連接以接收第一時鐘信號CLK1，第三晶體管M3的柵極與上拉節點PU連接，第三晶體管M3的第二極與輸出端OUTPUT連接；在上拉節點PU的電壓滿足第三晶體管M3的輸出條件（即驅動電路120的輸出條件）時，輸出端OUTPUT輸出柵極驅動信號。

例如，如圖3所示，在本公開實施例提供的移位寄存器100中，驅動電路120還包括初始化電路123，被配置為將輸出端OUTPUT初始化。

例如，如圖4所示，在本公開實施例提供的移位寄存器100中，初始化電路123包括第四晶體管M4，第四晶體管M4的第一極與輸出端OUTPUT連接，第四晶體管M4的柵極與第二時鐘信號端連接以接收第二時鐘信號CLK2，第四晶體管M4的第二極與第一電壓端連接以接收第一電壓VGL。

例如，第一電壓VGL為低電平電壓（例如，0V）。

例如，如圖5所示，在本公開實施例提供的移位寄存器100中，驅動電路120還包括降噪電路124，降噪電路124被配置為對上拉節點PU和輸出端OUTPUT降噪。

例如，如圖6所示，在本公開實施例提供的移位寄存器100中，降噪電路124包括第五晶體管M5、第六晶體管M6、第七晶體管M7、第八晶體管M8、第九晶體管M9、第十晶體管M10、第十一晶體管M11、第十二晶體管M12、第十三晶體管M13、第十四晶體管M14、第十五晶體管M15和第十六晶體管M16。

第五晶體管M5的第一極與第一控制信號端連接以接收第一控制信號VDDA，第五晶體管M5的柵極與第五晶體管M5的第一極連接，第五晶體管M5的第二極與第一節點N1連接；第六晶體管M6的第一極與第五晶體管M5的第一極連接，第六晶體管M6的柵極與第一節點N1連接，第六晶體管M6的第二極與第一下拉節點PD1連接；第七晶體管M7的第一極與第一節點N1連接，第七晶體管M7的柵極與上拉節點PU連接，第七晶體管M7的第二極與第一電壓端連接以接收第一電壓VGL；第八晶體管M8的第一極與第一下拉節點PD1連接，第八晶體管M8的柵極與上拉節點PU連接，第八晶體管M8的第二極與第一電壓端連接以接收第一電壓VGL；第九晶體管M9的第一極與上拉節點PU連接，第九晶體管M9的柵極與第二下拉節點PD2連接，第九晶體管M9的第二極與第一電壓端連接以接收第一電壓VGL；第十晶體管M10的第一極與上拉節點PU連接，第十晶體管M10的柵極與第一下拉節點PD1連接，第十晶體管M10的第二極與第一電壓端連接以接收第一電壓VGL；第十一晶體管M11的第一極與第二控制信號端連接以接收第二控制信號VDDB，第十一晶體管M11的柵極與第十一晶體管M11的第一極連接，第十一晶體管M11的第二極與第二節點N2連接；第十二晶體管M12的第一極與第十一晶體管M11的第一極連接，第十二晶體管M12的柵極與第二節點N2連接，第十二晶體管M12的第二極與第二下拉節點PD2連接；第十三晶體管M13的第一極與第二節點N2連接，第十三晶體管M13的柵極與上拉節點PU連接，第十三晶體管M13的第二極與第一電壓端連接以接收第一電壓VGL；第十四晶體管M14的第一極與第二下拉節點PD2連接，第十四晶體管M14的柵極與上拉節點PU連接，第十四晶體管M14的第二極與第一電壓端連接以接收第一電壓VGL；第十五晶體管M15的第一極與輸出端OUTPUT連接，第十五晶體管M15的柵極與第一下拉節點PD1連接，第十五晶體管M15的第二極與第一電壓端連接以接收第一電壓VGL；第十六晶體管M16的第一極與輸出端OUTPUT連接，第十六晶體管M16的柵極與第二下拉節點PD2連接，第十六晶體管M16的第二極與第一電壓端連接以接收第一電壓VGL。

例如，如圖7所示，在本公開實施例提供的移位寄存器100中，驅動電路120可以包括存儲電路121、輸出電路122和降噪電路124，而不包括初始化電路123。此時，降噪電路124被配置為對上拉節點PU和輸出端OUTPUT降噪。降噪電路124還可以被配置為將輸出端OUTPUT初始化。

例如，本公開實施例提供的驅動電路120包括但不局限于本公開實施例中設置方式，其他的能夠與輸入及復位電路110兼容的驅動電路120也可以應用于本公開實施例提供的移位寄存器100中，這些實現方式也是在本公開的保護范圍內的。

例如，圖8所示的移位寄存器是圖7所示移位寄存器的一種實施方式。第一晶體管M1的第一極與第一信號端連接以接收第一信號S1，第一晶體管M1的柵極與第二信號端連接以接收第二信號S2，第一晶體管M1的第二極與上拉節點PU連接；第二晶體管M2的第一極與第四信號端連接以接收第四信號S4，第二晶體管M2的柵極與第三信號端連接以接收第三信號S3，第二晶體管M2的第二極與上拉節點PU連接；存儲電容C的第一端與上拉節點PU連接，存儲電容C的第二端與輸出端OUTPUT連接；第三晶體管M3的第一極與第一時鐘信號端連接以接收第一時鐘信號CLK1，第三晶體管M3的柵極與上拉節點PU連接，第三晶體管M3的第二極與輸出端OUTPUT連接；第五晶體管M5的第一極與第一控制信號端連接以接收第一控制信號VDDA，第五晶體管M5的柵極與第五晶體管M5的第一極連接，第五晶體管M5的第二極與第一節點N1連接；第六晶體管M6的第一極與第五晶體管M5的第一極連接，第六晶體管M6的柵極與第一節點N1連接，第六晶體管M6的第二極與第一下拉節點PD1連接；第七晶體管M7的第一極與第一節點N1連接，第七晶體管M7的柵極與上拉節點PU連接，第七晶體管M7的第二極與第一電壓端連接以接收第一電壓VGL；第八晶體管M8的第一極與第一下拉節點PD1連接，第八晶體管M8的柵極與上拉節點PU連接，第八晶體管M8的第二極與第一電壓端連接以接收第一電壓VGL；第九晶體管M9的第一極與上拉節點PU連接，第九晶體管M9的柵極與第二下拉節點PD2連接，第九晶體管M9的第二極與第一電壓端連接以接收第一電壓VGL；第十晶體管M10的第一極與上拉節點PU連接，第十晶體管M10的柵極與第一下拉節點PD1連接，第十晶體管M10的第二極與第一電壓端連接以接收第一電壓VGL；第十一晶體管M11的第一極與第二控制信號端連接以接收第二控制信號VDDB，第十一晶體管M11的柵極與第十一晶體管M11的第一極連接，第十一晶體管M11的第二極與第二節點N2連接；第十二晶體管M12的第一極與第十一晶體管M11的第一極連接，第十二晶體管M12的柵極與第二節點N2連接，第十二晶體管M12的第二極與第二下拉節點PD2連接；第十三晶體管M13的第一極與第二節點N2連接，第十三晶體管M13的柵極與上拉節點PU連接，第十三晶體管M13的第二極與第一電壓端連接以接收第一電壓VGL；第十四晶體管M14的第一極與第二下拉節點PD2連接，第十四晶體管M14的柵極與上拉節點PU連接，第十四晶體管M14的第二極與第一電壓端連接以接收第一電壓VGL；第十五晶體管M15的第一極與輸出端OUTPUT連接，第十五晶體管M15的柵極與第一下拉節點PD1連接，第十五晶體管M15的第二極與第一電壓端連接以接收第一電壓VGL；第十六晶體管M16的第一極與輸出端OUTPUT連接，第十六晶體管M16的柵極與第二下拉節點PD2連接，第十六晶體管M16的第二極與第一電壓端連接以接收第一電壓VGL。

需要說明的是，本公開的實施例中采用的晶體管均可以為薄膜晶體管或場效應晶體管或其他特性相同的開關器件。這里采用的晶體管的源極、漏極在結構上可以是對稱的，所以其源極、漏極在結構上可以是沒有區別的。在本公開的實施例中，為了區分晶體管除柵極之外的兩極，直接描述了其中一極為第一極，另一極為第二極，所以本公開實施例中全部或部分晶體管的第一極和第二極根據需要是可以互換的。例如，本公開實施例所述的晶體管的第一極可以為源極，第二極可以為漏極；或者，晶體管的第一極為漏極，第二極為源極。此外，按照晶體管的特性區分可以將晶體管分為N型和P型晶體管。當晶體管為P型晶體管時，開啟電壓為低電平電壓（例如，0V），關閉電壓為高電平電壓（例如，5V）；當晶體管為N型晶體管時，開啟電壓為高電平電壓（例如，5V），關閉電壓為低電平電壓（例如，0V）。本公開的實施例以第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7、第八晶體管M8、第九晶體管M9、第十晶體管M10、第十一晶體管M11、第十二晶體管M12、第十三晶體管M13、第十四晶體管M14、第十五晶體管M15和第十六晶體管M16均為N型晶體管為例進行說明。基于本公開對該實現方式的描述和教導，本領域普通技術人員在沒有做出創造性勞動前提下能夠容易想到本公開實施例采用N型晶體管或N型和P型晶體管組合的實現方式，因此，這些實現方式也是在本公開的保護范圍內的。

例如，在本公開實施例提供的移位寄存器100中，在正向掃描的輸入階段，第一信號S1的電壓為高電平電壓，第二信號S2的電壓為高電平電壓，第三信號S3的電壓為低電平電壓，第四信號S4的電壓為低電平電壓；在正向掃描的復位階段，第一信號S1的電壓為低電平電壓，第二信號S2的電壓為低電平電壓，第三信號S3的電壓為高電平電壓，第四信號S4的電壓為低電平電壓；在逆向掃描的輸入階段，第一信號S1的電壓為低電平電壓，第二信號S2的電壓為低電平電壓，第三信號S3的電壓為高電平電壓，第四信號S4的電壓為高電平電壓；在逆向掃描的復位階段，第一信號S1的電壓為低電平電壓，第二信號S2的電壓為高電平電壓，第三信號S3的電壓為低電平電壓，第四信號S4的電壓為低電平電壓。在下面的圖11和12中，將結合各信號的波形圖來具體說明移位寄存器100的工作原理。

本公開的實施例還提供一種柵極驅動電路10，如圖9所示，柵極驅動電路10包括本公開任一實施例提供的移位寄存器100。

例如，如圖9所示，本公開實施例提供的柵極驅動電路10，包括級聯的多個移位寄存器100，除第一級移位寄存器100和最后一級移位寄存器100之外，本級移位寄存器100的第二信號S2為上一級移位寄存器100的輸出端OUTPUT輸出的輸出信號；本級移位寄存器100的第三信號S3為下一級移位寄存器100的輸出端OUTPUT輸出的輸出信號。

需要說明的是，由于本公開實施例提供的柵極驅動電路10可以實現正向掃描和逆向掃描，在掃描方向切換時，時序上的“上一級”和“下一級”會相應變換，因此，上述的“上一級”和“下一級”并不是指掃描時序上的上一級和下一級，而是指物理連接上的上一級和下一級。

例如，圖9所示的柵極驅動電路10是以圖6所示的移位寄存器為例級聯后形成的，第一時鐘CLKA和第二時鐘CLKB分別用于提供互為反向的時鐘信號。也就是說，當第一時鐘CLKA的信號為高電平電壓時，第二時鐘CLKB的信號為低電平電壓；當第一時鐘CLKA的信號為低電平電壓時，第二時鐘CLKB的信號為高電平電壓。例如，圖9中的奇數行的移位寄存器100的第一時鐘信號CLK1為第一時鐘CLKA的信號，第二時鐘信號CLK2為第二時鐘CLKB的信號；偶數行的移位寄存器100的第一時鐘信號CLK1為第二時鐘CLKB的信號，第二時鐘信號CLK2為第一時鐘CLKA的信號。例如，第一觸發信號STV1和第二觸發信號STV2用于移位寄存器100的第一信號S1、第二信號S2、第三信號S3以及第四信號S4中的全部或部分信號，使柵極驅動電路10中的各級移位寄存器100滿足正向掃描或逆向掃描的時序要求。例如，通過改變第一觸發信號STV1和第二觸發信號STV2的時序和波形，使得第一信號S1、第二信號S2、第三信號S3以及第四信號S4滿足正向掃描或逆向掃描的實現條件（如下圖11所示的正向掃描時序圖或圖12所示的逆向掃描時序圖），可以實現正向掃描和逆向掃描的切換。例如，在正向掃描時，第一觸發信號STV1為移位寄存器提供的第一信號S1為高電平電壓，第二觸發信號STV2為移位寄存器提供的第四信號S4為低電平電壓；在逆向掃描時，第一觸發信號STV1為移位寄存器提供的第一信號S1為低電平電壓，第二觸發信號STV2為移位寄存器提供的第四信號S4為高電平電壓。例如，在正向掃描時，第一觸發信號STV1為第一級移位寄存器提供的第二信號S2為高電平電壓；在逆向掃描時，第二觸發信號STV2為最后一級移位寄存器提供的第三信號S3為高電平電壓。

例如，第一時鐘CLKA、第二時鐘CLKB、第一控制信號VDDA、第二控制信號VDDB、第一電壓VGL、第一觸發信號STV1和第二觸發信號STV2均可以通過具有信號輸出功能的芯片或可編程邏輯電路實現。

例如，本公開實施例提供的柵極驅動電路10包括但不局限于圖9所示的情形，對于不同的移位寄存器100可以有不同的級聯方式，例如，可以設置4個時鐘（或更多個時鐘）提供時鐘信號，或設置更多的觸發信號端提供觸發信號。

本公開的實施例還提供一種顯示面板1，如圖10所示，顯示面板1包括本公開任一實施例提供的柵極驅動電路10。

例如，本公開實施例提供的顯示面板1，如圖10所示，顯示面板1還包括柵線11、數據線12以及由柵線11和數據線12交叉限定的多個像素單元13，柵極驅動電路10被配置為向柵線11提供柵極驅動信號。例如，多個像素單元13可在柵線11和數據線12提供的信號的驅動下顯示圖像。

例如，例如，本公開實施例提供的顯示面板可以應用于包括手機、平板電腦、電視機、顯示器、筆記本電腦、數碼相框、導航儀等任何具有顯示功能的產品或部件。

例如，以圖6所示的移位寄存器、圖9所示的柵極驅動電路以及圖11和圖12所示的信號波形圖介紹移位寄存器和柵極驅動電路的工作過程。

例如，如圖6、圖11所示，正向掃描時，在正向掃描的輸入階段t1，第一晶體管M1為輸入晶體管，第二晶體管M2為放電晶體管，第一信號S1的電壓為高電平電壓，第二信號S2的電壓為高電平電壓，第三信號S3的電壓為低電平電壓，第四信號S4的電壓為低電平電壓。第一晶體管M1開啟，將第一信號S1的電壓（即高電平電壓）寫入上拉節點PU（例如，此時，上拉節點PU被舉高至第一高電平電壓），第二晶體管M2關閉。例如，如圖13所示，第一控制信號VDDA與第二控制信號VDDB是一對反向信號，也就是說，當第一控制信號VDDA為高電平電壓時，第二控制信號VDDB為低電平電壓；當第一控制信號VDDA為低電平電壓時，第二控制信號VDDB為高電平電壓。例如，第一控制信號VDDA與第二控制信號VDDB的周期在秒級（例如1秒、2秒等）。例如，第一控制信號VDDA與第二控制信號VDDB分別用于控制第一下拉節點PD1及第二下拉節點PD2的開啟和關閉，進而控制對上拉節點PU和輸出端OUTPUT進行降噪和放電。例如，以VDDA為高電平，VDDB為低電平為例進行說明，第五晶體管M5和第九晶體管M9打開，對第一下拉節點PD1充電，但是因為這個時候上拉節點PU點被充電到高電平，第七晶體管M7與第八晶體管M8打開，第一下拉節點PD1被拉低到低電平。在t1’階段，第一時鐘信號CLK1為高電平，由于存儲電容C的自舉效應，上拉節點PU再次被舉高（例如，上拉節點PU被舉高至第二高電平電壓，第二高電平電壓大于第一高電平電壓），第三晶體管M3管開啟，第一時鐘信號CLK1作為柵極驅動信號通過第三晶體管M3輸出到輸出端OUTPUT。也就是說，驅動電路120的輸出條件為上拉節點PU再次被舉高（即，上拉節點PU被舉高至第二高電平電壓），第三晶體管M3管開啟。參見圖9，本級移位寄存器輸出端OUTPUT輸出的柵極驅動信號同時連接到下一級移位寄存器的第二信號端作為下一級移位寄存器的第二信號S2，也就是說，每級移位寄存器輸出端OUTPUT輸出的柵極驅動信號用于觸發下一級移位寄存器，這樣即可實現柵極驅動信號的正向逐級掃描輸出。在正向掃描的復位階段t2，第一信號S1的電壓為低電平電壓，第二信號S2的電壓為低電平電壓，第三信號S3的電壓為高電平電壓，第四信號S4的電壓為低電平電壓，第一晶體管M1關閉，第二晶體管M2管打開，將第四信號S4的電壓（即低電平電壓）寫入上拉節點PU（即對上拉節點PU復位或放電）。此時，由于上拉節點PU為低電平，第七晶體管M7和第八晶體管M8關閉，第一下拉節點PD1被充電到高電平，第十晶體管M10開啟，也對上拉節點PU點復位或放電，第十五晶體管M15開啟，對輸出端OUTPUT復位或放電。同時，在正向掃描的復位階段t2，由于第二時鐘信號CLK2為高電平，第四晶體管M4開啟，也對輸出端OUTPUT初始化或放電。

例如，如圖6、圖12所示，逆向掃描時，在逆向掃描的輸入階段t3，第二晶體管M2為輸入晶體管，第一晶體管M1為放電晶體管，第一信號S1的電壓為低電平電壓，第二信號S2的電壓為低電平電壓，第三信號S3的電壓為高電平電壓，第四信號S4的電壓為高電平電壓。第二晶體管M2開啟，將第四信號S4的電壓（即高電平電壓）寫入上拉節點PU（例如，此時，上拉節點PU被舉高至第一高電平電壓），第一晶體管M1關閉。例如，與正向掃描時類似，如圖13所示，第一控制信號VDDA與第二控制信號VDDB是一對反向信號，也就是說，當第一控制信號VDDA為高電平電壓時，第二控制信號VDDB為低電平電壓；當第一控制信號VDDA為低電平電壓時，第二控制信號VDDB為高電平電壓。例如，第一控制信號VDDA與第二控制信號VDDB的周期在秒級（例如1秒、2秒等）。例如，第一控制信號VDDA與第二控制信號VDDB分別用于控制第一下拉節點PD1及第二下拉節點PD2的開啟和關閉，進而控制對上拉節點PU和輸出端OUTPUT進行降噪和放電。例如，以VDDA為高電平，VDDB為低電平為例進行說明，第五晶體管M5和第九晶體管M9打開，對第一下拉節點PD1充電，但是因為這個時候上拉節點PU點被充電到高電平，第七晶體管M7與第八晶體管M8打開，第一下拉節點PD1被拉低到低電平。在t3’階段，第一時鐘信號CLK1為高電平，由于存儲電容C的自舉效應，上拉節點PU再次被舉高（例如，上拉節點PU被舉高至第二高電平電壓），第三晶體管M3管開啟，第一時鐘信號CLK1作為柵極驅動信號通過第三晶體管M3輸出到輸出端OUTPUT。也就是說，驅動電路120的輸出條件為上拉節點PU再次被舉高（例如，上拉節點PU被舉高至第二高電平電壓），第三晶體管M3管開啟。參見圖9，本級移位寄存器輸出端OUTPUT輸出的柵極驅動信號同時連接到上一級移位寄存器的第三信號端作為上一級移位寄存器的第三信號S3，也就是說，每級移位寄存器輸出端OUTPUT輸出的柵極驅動信號用于觸發上一級移位寄存器，這樣即可實現柵極驅動信號的逆向逐級掃描輸出。在逆向掃描的復位階段t4，第一信號S1的電壓為低電平電壓，第二信號S2的電壓為高電平電壓，第三信號S3的電壓為低電平電壓，第四信號S4的電壓為低電平電壓，第一晶體管M1開啟，第二晶體管M2管關閉，將第一信號S1的電壓（即低電平電壓）寫入上拉節點PU（即對上拉節點PU復位或放電）。此時，由于上拉節點PU為低電平，第七晶體管M7和第八晶體管M8關閉，第一下拉節點PD1被充電到高電平，第十晶體管M10開啟，也對上拉節點PU點復位或放電，第十五晶體管M15開啟，對輸出端OUTPUT初始化或放電。同時，在逆向掃描的復位階段t4，由于第二時鐘信號CLK2為高電平，第四晶體管M4開啟，也對輸出端OUTPUT初始化或放電。

例如，第一控制信號VDDA為低電平電壓時，第二控制信號VDDB為高電平電壓時，第十一晶體管M11和第十二晶體管M12打開，對第二下拉節點PD2充電，當上拉節點PU點被充電到高電平時，第十三晶體管M13與第十四晶體管M14打開，第二下拉節點PD2被拉低到低電平。當上拉節點PU點為低電平時，第十三晶體管M13與第十四晶體管M14關閉，第二下拉節點PD2被充電到高電平，第九晶體管M9開啟，也對上拉節點PU點復位或放電，第十六晶體管M15開啟，對輸出端OUTPUT初始化或放電。

本公開的實施例還提供一種用于本公開任一實施例提供的柵極驅動電路10的雙向掃描驅動方法，如圖14所示，該驅動方法包括如下步驟。

步驟S10：在正向掃描的輸入階段t1，接收第一信號S1和第二信號S2，并響應于第二信號S2將第一信號S1的電壓寫入上拉節點PU；

步驟S20：在正向掃描的復位階段t2，接收第三信號S3和第四信號S4，并響應于第三信號S3將第四信號S4的電壓寫入上拉節點PU；

步驟S30：在逆向掃描的輸入階段t3，接收第三信號S3和第四信號S4，并響應于第三信號S3將第四信號S4的電壓寫入上拉節點PU；

步驟S40：在逆向掃描的復位階段t4，接收第一信號S1和第二信號S2，并響應于第二信號S2將第一信號S1的電壓寫入上拉節點PU。

例如，本公開實施例提供的方法，還包括在上拉節點PU的電壓滿足驅動電路120的輸出條件時，輸出柵極驅動信號。

例如，當第一晶體管M1和第二晶體管M2均為N型晶體管時，在正向掃描的輸入階段，第一信號S1的電壓為高電平電壓，第二信號S2的電壓為高電平電壓，第三信號S3的電壓為低電平電壓，第四信號S4的電壓為低電平電壓；在正向掃描的復位階段，第一信號S1的電壓為低電平電壓，第二信號S2的電壓為低電平電壓，第三信號S3的電壓為高電平電壓，第四信號S4的電壓為低電平電壓；在逆向掃描的輸入階段，第一信號S1的電壓為低電平電壓，第二信號S2的電壓為低電平電壓，第三信號S3的電壓為高電平電壓，第四信號S4的電壓為高電平電壓；在逆向掃描的復位階段，第一信號S1的電壓為低電平電壓，第二信號S2的電壓為高電平電壓，第三信號S3的電壓為低電平電壓，第四信號S4的電壓為低電平電壓。

本公開實施例提供的移位寄存器、柵極驅動電路、顯示面板及驅動方法可實現柵極驅動電路的雙向掃描，提升顯示面板的兼容性。

雖然上文中已經用一般性說明及具體實施方式，對本公開作了詳盡的描述，但在本公開實施例基礎上，可以對之作一些修改或改進，這對本領域技術人員而言是顯而易見的。因此，在不偏離本公開精神的基礎上所做的這些修改或改進，均屬于本公開要求保護的范圍。