移位寄存器、柵極驅動電路、顯示面板及驅動方法與流程

本公開的實施例涉及一種移位寄存器、柵極驅動電路、顯示面板及驅動方法。

背景技術：

隨著顯示技術的飛速發展，顯示面板越來越向著高集成度和低成本的方向發展。柵極驅動電路基板(Gate-driver on Array，GOA)技術是通過光刻工藝將柵極驅動電路直接集成在顯示裝置的陣列基板上，GOA電路通常包括多個級聯的移位寄存器，每個移位寄存器均對應一行柵線(例如，每個移位寄存器給一行柵線提供掃描驅動信號)，以實現對顯示面板的掃描驅動。這種集成技術可以節省柵極集成電路(Integrated Circuit，IC)的綁定(Bonding)區域以及扇出(Fan-out)區域的空間，從而實現顯示面板的窄邊框，同時可以降低產品成本、提高產品的良率。

GOA的可靠性直接影響到顯示面板的可靠性，因此，如何提高GOA的可靠性也成為研究的重點之一。

技術實現要素：

本公開的實施例提供一種移位寄存器，包括：輸入電路，與上拉節點和輸入信號端分別連接；復位電路，與所述上拉節點、復位信號端及第一電源端分別連接以接收第一電源電壓；輸出電路，與所述上拉節點、時鐘信號端及輸出端分別連接；以及輸出下拉電路，與所述輸出端連接，被配置為將第二電源電壓寫入所述輸出端，其中，所述第一電源電壓與所述第二電源電壓不同。

例如，在本公開實施例提供的移位寄存器中，所述輸出電路包括存儲電容和第一晶體管，所述第一晶體管的第一極與時鐘信號端連接，所述第一晶體管的控制極與所述上拉節點連接，所述第一晶體管的第二極與所述輸出端連接，所述存儲電容的第一端與所述上拉節點連接，所述存儲電容的第二端與所述輸出端連接。

例如，在本公開實施例提供的移位寄存器中，所述輸入電路包括第二晶體管，所述第二晶體管的第一極與所述輸入信號端連接，所述第二晶體管的控制極與所述輸入信號端連接，所述第二晶體管的第二極與所述上拉節點連接；所述復位電路包括第三晶體管，所述第三晶體管的第一極與所述上拉節點連接，所述第三晶體管的控制極與所述復位信號端連接，所述第三晶體管的第二極與所述第一電源端連接。

例如，在本公開實施例提供的移位寄存器中，所述輸出下拉電路包括第一輸出下拉晶體管，所述第一輸出下拉晶體管的第一極與所述輸出端連接，所述第一輸出下拉晶體管的控制極與所述復位信號端連接，所述第一輸出下拉晶體管的第二極與第二電源端連接以接收第二電源電壓。

例如，本公開實施例提供的移位寄存器，還包括第一下拉控制電路，其中，所述輸出下拉電路包括第一輸出下拉晶體管，所述第一輸出下拉晶體管的第一極與所述輸出端連接，所述第一輸出下拉晶體管的控制極與所述第一下拉控制電路連接，所述第一輸出下拉晶體管的第二極被配置為接收所述第二電源電壓；所述第一下拉控制電路被配置為控制所述第一輸出下拉晶體管的開啟和關閉。

例如，在本公開實施例提供的移位寄存器中，所述第一下拉控制電路包括第一子控制電路和第二子控制電路，所述第一子控制電路與第三電源端、第一下拉節點以及所述第二子控制電路分別連接，所述第二子控制電路與所述上拉節點、所述第一下拉節點以及所述第一電源端分別連接。

例如，在本公開實施例提供的移位寄存器中，所述第一子控制電路包括第一控制晶體管和第二控制晶體管，所述第二子控制電路包括第三控制晶體管和第四控制晶體管，所述第一輸出下拉晶體管的控制極與所述第一下拉節點連接；所述第一控制晶體管的第一極與所述第三電源端連接，所述第一控制晶體管的控制極與所述第三電源端連接，所述第一控制晶體管的第二極與第一節點連接；所述第二控制晶體管的第一極與所述第三電源端連接，所述第二控制晶體管的控制極與所述第一節點連接，所述第二控制晶體管的第二極與所述第一下拉節點連接；所述第三控制晶體管的第一極與所述第一下拉節點連接，所述第三控制晶體管的控制極與所述上拉節點連接，所述第三控制晶體管的第二極與所述第一電源端連接；所述第四控制晶體管的第一極與所述第一節點連接，所述第四控制晶體管的控制極與所述上拉節點連接，所述第四控制晶體管的第二極與所述第一電源端連接。

例如，本公開實施例提供的移位寄存器，還包括第二下拉控制電路，其中，所述輸出下拉電路還包括第二輸出下拉晶體管，所述第二輸出下拉晶體管的第一極與所述輸出端連接，所述第二輸出下拉晶體管的控制極與所述第二下拉控制電路連接，所述第二輸出下拉晶體管的第二極被配置為接收所述第二電源電壓；所述第二下拉控制電路被配置為控制所述第二輸出下拉晶體管的開啟和關閉。

例如，在本公開實施例提供的移位寄存器中，所述第一下拉控制電路包括第一子控制電路和第二子控制電路，所述第二下拉控制電路包括第三子控制電路和第四子控制電路，所述第一子控制電路與第一電源信號端、第一下拉節點以及所述第二子控制電路分別連接，所述第二子控制電路與所述上拉節點、所述第一下拉節點以及所述第一電源端分別連接，所述第三子控制電路與第二電源信號端、第二下拉節點以及所述第四子控制電路分別連接，所述第四子控制電路與所述上拉節點、所述第二下拉節點以及所述第一電源端分別連接。

例如，在本公開實施例提供的移位寄存器中，所述第一子控制電路包括第一控制晶體管和第二控制晶體管，所述第二子控制電路包括第三控制晶體管和第四控制晶體管，所述第三子控制電路包括第五控制晶體管和第六控制晶體管，所述第四子控制電路包括第七控制晶體管和第八控制晶體管，所述第一輸出下拉晶體管的控制極與所述第一下拉節點連接，所述第一輸出下拉晶體管的第二極與所述第二電源信號端連接以接收第二電源信號；所述第一控制晶體管的第一極與第一電源信號端連接以接收第一電源信號，所述第一控制晶體管的控制極與所述第一電源信號端連接以接收所述第一電源信號，所述第一控制晶體管的第二極與第一節點連接；所述第二控制晶體管的第一極與所述第一電源信號端連接以接收所述第一電源信號，所述第二控制晶體管的控制極與所述第一節點連接，所述第二控制晶體管的第二極與第一下拉節點連接；所述第三控制晶體管的第一極與所述第一下拉節點連接，所述第三控制晶體管的控制極與所述上拉節點連接，所述第三控制晶體管的第二極與第一電源端連接以接收所述第一電源電壓；所述第四控制晶體管的第一極與所述第一節點連接，所述第四控制晶體管的控制極與所述上拉節點連接，所述第四控制晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓；所述第二輸出下拉晶體管的控制極與所述第二下拉節點連接，所述第二輸出下拉晶體管的第二極與所述第一電源信號端連接以接收所述第一電源信號；所述第五控制晶體管的第一極與所述第二電源信號端連接以接收所述第二電源信號，所述第五控制晶體管的控制極與所述第二電源信號端連接以接收所述第二電源信號，所述第五控制晶體管的第二極與第二節點連接；所述第六控制晶體管的第一極與所述第二電源信號端連接以接收所述第二電源信號，所述第六控制晶體管的控制極與所述第二節點連接，所述第六控制晶體管的第二極與第二下拉節點連接；所述第七控制晶體管的第一極與所述第二下拉節點連接，所述第七控制晶體管的控制極與所述上拉節點連接，所述第七控制晶體管的第二極與第一電源端連接以接收所述第一電源電壓；所述第八控制晶體管的第一極與所述第二節點連接，所述第八控制晶體管的控制極與所述上拉節點連接，所述第八控制晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓；所述第一電源信號與所述第二電源信號互為反向信號，所述第一電源信號和所述第二電源信號為低電平信號時的電壓均為所述第二電源電壓。

例如，本公開實施例提供的移位寄存器，還包括上拉節點下拉電路，與所述上拉節點、所述第一下拉節點、所述第二下拉節點及所述第一電源端分別連接。

例如，在本公開實施例提供的移位寄存器中，所述上拉節點下拉電路包括第一下拉晶體管和第二下拉晶體管，所述第一下拉晶體管的第一極與所述上拉節點連接，所述第一下拉晶體管的控制極與所述第二下拉節點連接，所述第一下拉晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓；所述第二下拉晶體管的第一極與所述上拉節點連接，所述第二下拉晶體管的控制極與所述第一下拉節點連接，所述第二下拉晶體管的第二極與所述第一電源端連接以接收所述第一電源電壓。

本公開的實施例還提供一種柵極驅動電路，包括本公開任一實施例提供的移位寄存器。

例如，本公開實施例提供的柵極驅動電路，包括級聯的多個本公開任一實施例提供的移位寄存器，其中，除第一級和最后一級移位寄存器之外，本級移位寄存器的輸入信號端與上一級移位寄存器的輸出端連接；本級移位寄存器的復位信號端與下一級移位寄存器的輸出端連接。

本公開的實施例還提供一種顯示面板，包括本公開任一實施例提供的柵極驅動電路。

本公開的實施例還提供一種本公開任一實施例提供的移位寄存器的驅動方法，包括：將所述第一電源電壓寫入所述上拉節點；以及將所述第二電源電壓寫入所述輸出端，其中，所述第一電源電壓與所述第二電源電壓不同。

附圖說明

為了更清楚地說明本公開實施例的技術方案，下面將對實施例或相關技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅涉及本公開的一些實施例，并非對本公開的限制。

圖1是本公開實施例提供的一種移位寄存器的示意圖之一；

圖2是本公開實施例提供的一種移位寄存器的示意圖之二；

圖3是本公開實施例提供的一種移位寄存器的示意圖之三；

圖4是本公開實施例提供的一種移位寄存器的示意圖之四；

圖5是本公開實施例提供的一種移位寄存器的示意圖之五；

圖6是本公開實施例提供的一種移位寄存器的示意圖之六；

圖7是本公開實施例提供的一種移位寄存器的示意圖之七；

圖8是本公開實施例提供的一種移位寄存器的示意圖之八；

圖9是本公開實施例提供的一種移位寄存器的示意圖之九；

圖10是本公開實施例提供的一種移位寄存器的驅動時序圖；

圖11是本公開實施例提供的一種柵極驅動電路的示意圖；

圖12是本公開實施例提供的一種顯示面板的示意圖；以及

圖13是本公開實施例提供的一種移位寄存器的驅動方法的流程圖。

具體實施方式

下面將結合附圖，對本公開實施例中的技術方案進行清楚、完整地描述參考在附圖中示出并在以下描述中詳述的非限制性示例實施例，更加全面地說明本公開的示例實施例和它們的多種特征及有利細節。應注意的是，圖中示出的特征不是必須按照比例繪制。本公開省略了已知材料、組件和工藝技術的描述，從而不使本公開的示例實施例模糊。所給出的示例僅旨在有利于理解本公開示例實施例的實施，以及進一步使本領域技術人員能夠實施示例實施例。因而，這些示例不應被理解為對本公開的實施例的范圍的限制。

除非另外特別定義，本公開使用的技術術語或者科學術語應當為本公開所屬領域內具有一般技能的人士所理解的通常意義。本公開中使用的“第一”、“第二”以及類似的詞語并不表示任何順序、數量或者重要性，而只是用來區分不同的組成部分。此外，在本公開各個實施例中，相同或類似的參考標號表示相同或類似的構件。

本公開的實施例提供一種移位寄存器100，如圖1所示，該移位寄存器100包括輸入電路110、復位電路120、輸出電路130和輸出下拉電路140。輸入電路110與上拉節點PU和輸入信號端INPUT分別連接；復位電路120與上拉節點PU、復位信號端RESET及第一電源端LVSS1分別連接，第一電源端LVSS1被配置為提供第一電源電壓VSS1；輸出電路130與上拉節點PU、時鐘信號端CLK及輸出端OUTPUT分別連接；輸出下拉電路140與輸出端OUTPUT連接，輸出下拉電路140被配置為將第二電源電壓VSS2寫入輸出端OUTPUT。第一電源電壓VSS1與第二電源電壓VSS2不同。

例如，如圖2所示，在本公開實施例提供的移位寄存器100中，輸出電路130包括存儲電容C和第一晶體管T1。第一晶體管T1的第一極與時鐘信號端CLK連接，第一晶體管T1的控制極與上拉節點PU連接，第一晶體管T1的第二極與輸出端OUTPUT連接，存儲電容C的第一端與上拉節點PU連接，存儲電容C的第二端與輸出端OUTPUT連接。

例如，本公開實施例中所述的晶體管的控制極為晶體管的柵極。

需要說明的是，本公開的實施例中采用的晶體管均可以為薄膜晶體管或場效應晶體管或其他特性相同的開關器件。這里采用的晶體管的源極、漏極在結構上可以是對稱的，所以其源極、漏極在結構上可以是沒有區別的。在本公開的實施例中，為了區分晶體管除柵極之外的兩極，直接描述了其中一極為第一極，另一極為第二極，所以本公開實施例中全部或部分晶體管的第一極和第二極根據需要是可以互換的。例如，本公開實施例所述的晶體管的第一極可以為源極，第二極可以為漏極；或者，晶體管的第一極為漏極，第二極為源極。此外，按照晶體管的特性區分可以將晶體管分為N型和P型晶體管。當晶體管為P型晶體管時，開啟電壓為低電平電壓(例如，0V、-5V)，關閉電壓為高電平電壓(例如，5V、10V)；當晶體管為N型晶體管時，開啟電壓為高電平電壓(例如，5V、10V)，關閉電壓為低電平電壓(例如，0V、-5V)。

例如，當所述第一晶體管T1為N型晶體管時，第一電源電壓VSS1小于第二電源電壓VSS2。又例如，當所述第一晶體管T1為N型晶體管時，第一電源電壓VSS1為-11V，第二電源電壓VSS2為-8V。本公開的實施例包括但不局限于此，第一電源電壓VSS1和第二電源電壓VSS2也可以為其它電壓值，只要第一電源電壓VSS1小于第二電源電壓VSS2即可。

例如，當所述第一晶體管T1為P型晶體管時，第一電源電壓VSS1大于第二電源電壓VSS2。又例如，當所述第一晶體管T1為P型晶體管時，第一電源電壓VSS1為-8V，第二電源電壓VSS2為-11V。本公開的實施例包括但不局限于此，第一電源電壓VSS1和第二電源電壓VSS2也可以為其它電壓值，只要第一電源電壓VSS1大于第二電源電壓VSS2即可。

在一些情況下，當第一晶體管T1的閾值電壓偏移至小于等于0V時，第一晶體管T1的溝道在其柵極電壓和源極電壓的作用下可能打開，也就是說，第一晶體管T1閾值電壓的漂移可能導致其在不該導通時導通，進而導致移位寄存器電路出現多輸出現象。本公開的實施例提供的移位寄存器通過在第一晶體管的柵極和第二極分別施加不同的電壓，降低由于第一晶體管閾值電壓漂移導致移位寄存器失效的風險，增大第一晶體管閾值電壓漂移的設計冗余度。

需要說明的是，本公開的實施例以各個晶體管均為N型晶體管為例進行說明，也就是說，本公開的實施例以第一電源電壓VSS1小于第二電源電壓VSS2為例進行說明。基于本公開對該實現方式的描述和教導，本領域普通技術人員在沒有做出創造性勞動前提下能夠容易想到本公開實施例采用P型晶體管或N型和P型晶體管組合的實現方式，因此，這些實現方式也是在本公開的保護范圍內的。

例如，當第一晶體管T1為N型晶體管時，當其柵源電壓Vgs(即柵極和源極電壓之差)小于閾值電壓Vth時，第一晶體管T1關閉；當第一晶體管T1柵源電壓Vgs大于閾值電壓Vth時，第一晶體管T1導通。考慮到第一晶體管T1的柵漏電壓Vgd(即柵極和漏極之間的電壓差)在第一晶體管T1工作過程中影響漏極一側溝道的形成，當柵漏電壓Vgd小于閾值電壓Vth時，在漏極一側的溝道消失，第一晶體管進入夾止區。

例如，本公開實施例中第一晶體管T1的第一極(例如源極)與時鐘信號端CLK連接，第一晶體管T1的控制極(例如柵極)與上拉節點PU連接，第一晶體管T1的第二極(例如漏極)與輸出端OUTPUT連接。因此，在電壓保持階段(例如圖10所示的第四階段t4)，第一晶體管T1的柵極電壓為第一電源電壓VSS1(例如-11V)，第一晶體管T1的漏極電壓為第二電源電壓VSS2(例如-8V)。此時，第一晶體管T1的柵漏電壓Vgd＝-3V，相比于柵漏電壓相同(即Vgd＝0V)的情形，第一晶體管T1的漏極一側的溝道更不易形成感應通道，使第一晶體管T1處于夾斷狀態，從而降低由于第一晶體管T1的閾值電壓Vth漂移造成失效的風險，增大第一晶體管閾值電壓漂移的設計冗余度。

例如，如圖3所示，在本公開實施例提供的移位寄存器100中，輸入電路110包括第二晶體管T2。第二晶體管T2的第一極與輸入信號端INPUT連接，第二晶體管T2的控制極與輸入信號端INPUT連接，第二晶體管T2的第二極與上拉節點PU連接。

例如，如圖3所示，復位電路120包括第三晶體管T3。第三晶體管T3的第一極與上拉節點PU連接，第三晶體管T3的控制極與復位信號端RESET連接，第三晶體管T3的第二極與第一電源端LVSS1連接以接收第一電源電壓VSS1。例如，當第三晶體管T3導通時，第一電源端LVSS1的第一電源電壓VSS1被傳輸至上拉節點PU。

需要說明的是，圖3所示的輸入電路110和復位電路120僅為本公開實施例的一個示例，本公開的實施例包括但不局限于圖3所示的情形。

例如，如圖4所示，在本公開實施例提供的移位寄存器100中，輸出下拉電路140包括第一輸出下拉晶體管K1。第一輸出下拉晶體管K1的第一極與輸出端OUTPUT連接，第一輸出下拉晶體管K1的控制極與復位信號端RESET連接，第一輸出下拉晶體管K1的第二極與第二電源端LVSS2連接以接收第二電源電壓VSS2。在圖4的實施方式中，復位信號端RESET的信號控制第一輸出下拉晶體管K1的開啟和關閉。

例如，如圖5所示，本公開實施例提供的移位寄存器100，還包括第一下拉控制電路150。第一輸出下拉晶體管K1的第一極與輸出端OUTPUT連接，第一輸出下拉晶體管K1的控制極與第一下拉控制電路150連接，第一輸出下拉晶體管K1的第二極被配置為接收第二電源電壓VSS2；第一下拉控制電路150被配置為控制第一輸出下拉晶體管K1的開啟和關閉。又例如，第一輸出下拉晶體管K1的第二極與第二電源端LVSS2連接以接收第二電源電壓VSS2；第一下拉控制電路150與分別與第三電源端VGH、上拉節點PU、第一電源端LVSS1及第一輸出下拉晶體管K1的控制極(例如，柵極)連接。

例如，第三電源端VGH被配置為提供第三電源電壓VH，第三電源電壓VH例如為能使N型晶體管開啟的電壓(例如，5V，10V，22V等)。第三電源電壓VH大于第一電源電壓VSS1，第三電源電壓VH大于第二電源電壓VSS2。

例如，如圖6所示，在本公開實施例提供的移位寄存器100中，第一下拉控制電路150包括第一子控制電路151和第二子控制電路152。第一子控制電路151與第三電源端VGH、第一下拉節點PD1以及第二子控制電路152分別連接；第二子控制電路152與上拉節點PU、第一下拉節點PD1以及第一電源端LVSS1分別連接。

例如，繼續參見圖6，第一子控制電路151包括第一控制晶體管M1和第二控制晶體管M2；第二子控制電路152包括第三控制晶體管M3和第四控制晶體管M4。第一輸出下拉晶體管K1的控制極與第一下拉節點PD1連接；第一控制晶體管M1的第一極與第三電源端VGH連接，第一控制晶體管M1的控制極與第三電源端VGH連接，第一控制晶體管M1的第二極與第一節點N1連接；第二控制晶體管M2的第一極與第三電源端VGH連接，第二控制晶體管M2的控制極與第一節點N1連接，第二控制晶體管M2的第二極與第一下拉節點PD1連接；第三控制晶體管M3的第一極與第一下拉節點PD1連接，第三控制晶體管M3的控制極與上拉節點PU連接，第三控制晶體管M3的第二極與第一電源端LVSS1連接；第四控制晶體管M4的第一極與第一節點N1連接，第四控制晶體管M4的控制極與上拉節點PU連接，第四控制晶體管M4的第二極與第一電源端LVSS1連接。

例如，第一子控制電路151和第二子控制電路152可以配合工作以調節第一下拉節點PD1的電壓，進而控制第一輸出下拉晶體管K1的開啟和關閉。

例如，如圖7所示，本公開實施例提供的移位寄存器100，還包括第二下拉控制電路160。除了第一輸出下拉晶體管K1，輸出下拉電路140還包括第二輸出下拉晶體管K2。第二輸出下拉晶體管K2的第一極與輸出端OUTPUT連接，第二輸出下拉晶體管K2的控制極與第二下拉控制電路160連接，第二輸出下拉晶體管K2的第二極被配置為接收第二電源電壓VSS2；第二下拉控制電路160被配置為控制第二輸出下拉晶體管K2的開啟和關閉。又例如，第一輸出下拉晶體管K1的第二極與第二電源信號端VDD2連接以接收第二電源信號V2，第二輸出下拉晶體管K2的第二極與第一電源信號端VDD1連接以接收第一電源信號V1。例如，第一電源信號端VDD1提供的第一電源信號V1和第二電源信號端VDD2提供的第二電源信號V2互為反向信號。也就是說，當第一電源信號V1為高電平電壓(例如第三電源電壓VH)時，第二電源信號V2為第二電源電壓VSS2；當第一電源信號V1為第二電源電壓VSS2時，第二電源信號V2為高電平電壓(例如第三電源電壓VGH)。由于第一電源信號端VDD1提供的第一電源信號V1和第二電源信號端VDD2提供的第二電源信號V2互為反向信號，在任意時刻，第一電源信號V1和第二電源信號V2中的一個為第二電源電壓VSS2。因此，在任意時刻，第一輸出下拉晶體管K1和第二輸出下拉晶體管K2中的一個用于接收第二電源電壓VSS2。

例如，如圖8所示，在本公開實施例提供的移位寄存器100中，第一下拉控制電路150包括第一子控制電路151和第二子控制電路152；第二下拉控制電路160包括第三子控制電路161和第四子控制電路162。第一子控制電路151與第一電源信號端VDD1、第一下拉節點PD1以及第二子控制電路152分別連接；第二子控制電路152與上拉節點PU、第一下拉節點PD1以及第一電源端LVSS1分別連接；第三子控制電路161與第二電源信號端VDD2、第二下拉節點PD2以及第四子控制電路162分別連接；第四子控制電路162與上拉節點PU、第二下拉節點PD2以及第一電源端LVSS1分別連接。

例如，第三子控制電路161和第四子控制電路162可以配合工作以調節第二下拉節點PD2的電壓，進而控制第二輸出下拉晶體管K2的開啟和關閉。

例如，繼續參見圖8，在本公開實施例提供的移位寄存器100中，第一子控制電路151包括第一控制晶體管M1和第二控制晶體管M2；第二子控制電路152包括第三控制晶體管M3和第四控制晶體管M4；第三子控制電路161包括第五控制晶體管M5和第六控制晶體管M6；第四子控制電路162包括第七控制晶體管M7和第八控制晶體管M8。第一輸出下拉晶體管K1的控制極與第一下拉節點PD1連接，第一輸出下拉晶體管K1的第二極與第二電源信號端VDD2連接以接收第二電源信號V2；第一控制晶體管M1的第一極與第一電源信號端VDD1連接以接收第一電源信號V1，第一控制晶體管M1的控制極與第一電源信號端VDD1連接以接收第一電源信號V1，第一控制晶體管M1的第二極與第一節點N1連接；第二控制晶體管M2的第一極與第一電源信號端VDD1連接以接收第一電源信號V1，第二控制晶體管M2的控制極與第一節點N1連接，第二控制晶體管M2的第二極與第一下拉節點PD1連接；第三控制晶體管M3的第一極與第一下拉節點PD1連接，第三控制晶體管M3的控制極與上拉節點PU連接，第三控制晶體管M3的第二極與第一電源端LVSS1連接以接收第一電源電壓VSS1；第四控制晶體管M4的第一極與第一節點N1連接，第四控制晶體管M4的控制極與上拉節點PU連接，第四控制晶體管M4的第二極與第一電源端LVSS1連接以接收第一電源電壓VSS1；第二輸出下拉晶體管K2的控制極與第二下拉節點PD2連接，第二輸出下拉晶體管K2的第二極與第一電源信號端VDD1連接以接收第一電源信號V1；第五控制晶體管M5的第一極與第二電源信號端VDD2連接以接收第二電源信號V2，第五控制晶體管M5的控制極與第二電源信號端VDD2連接以接收第二電源信號V2，第五控制晶體管M5的第二極與第二節點N2連接；第六控制晶體管M6的第一極與第二電源信號端VDD2連接以接收第二電源信號V2，第六控制晶體管M6的控制極與第二節點N2連接，第六控制晶體管M6的第二極與第二下拉節點PD2連接；第七控制晶體管M7的第一極與第二下拉節點PD2連接，第七控制晶體管M7的控制極與上拉節點PU連接，第七控制晶體管M7的第二極與第一電源端LVSS1連接以接收第一電源電壓VSS1；第八控制晶體管M8的第一極與第二節點N2連接，第八控制晶體管M8的控制極與上拉節點PU連接，第八控制晶體管M8的第二極與第一電源端LVSS1連接以接收第一電源電壓VSS1。第一電源信號V1與第二電源信號V2互為反向信號，第一電源信號V1和第二電源信號V2為低電平信號時的電壓均為第二電源電壓VSS2。

例如，如圖9所示，本公開實施例提供的移位寄存器100還包括上拉節點下拉電路170。上拉節點下拉電路170與上拉節點PU、第一下拉節點PD1、第二下拉節點PD2及第一電源端LVSS1分別連接。

例如，如圖9所示，在本公開實施例提供的移位寄存器100中，上拉節點下拉電路170包括第一下拉晶體管F1和第二下拉晶體管F2。第一下拉晶體管F1的第一極與上拉節點PU連接，第一下拉晶體管F1的控制極與第二下拉節點PD2連接，第一下拉晶體管F1的第二極與第一電源端LVSS1連接以接收第一電源電壓VSS1；第二下拉晶體管F2的第一極與上拉節點PU連接，第二下拉晶體管F2的控制極與第一下拉節點PD1連接，第二下拉晶體管F2的第二極與第一電源端LVSS1連接以接收第一電源電壓VSS1。

例如，圖10是本公開實施例提供的一種移位寄存器100的驅動時序圖，下面以圖9所示的移位寄存器和圖10所示的驅動時序介紹移位寄存器的工作過程。

例如，在圖10所示的驅動時序中，第一電源信號端VDD1的電壓為第三電源電壓VH(第三電源端VGH提供的電壓)，第二電源信號端VDD2的電壓為第二電源電壓VSS2。

例如，第三電源端VGH提供的第三電源電壓VH大于第二電源電壓VSS2，第二電源電壓VSS2大于第一電源電壓VSS1；又例如，第三電源電壓VH為22V，第二電源電壓VSS2為-8V，第一電源電壓VSS1為-11V。本公開的實施例包括但不局限于第三電源電壓VH為22V，第二電源電壓VSS2為-8V，第一電源電壓VSS1為-11V的情形，第三電源電壓VH、第二電源電壓VSS2和第一電源電壓VSS1也可以為其它電壓值，例如，第三電源電壓VH為10V，第二電源電壓VSS2為-5V，第一電源電壓為-8V。

例如，在第一階段t1，時鐘信號端CLK的電壓為第二電源電壓VSS2，輸入信號端INPUT的電壓為第三電源電壓VH，復位信號端RESET的電壓為第二電源電壓VSS2。由于輸入信號端INPUT的電壓為第三電源電壓VH，第二晶體管T2開啟，上拉節點PU的電壓為第一高電平電壓(第一高電平電壓例如等于第三電源電壓VH)，存儲電容C充電；第三控制晶體管M3開啟，將第一電源端LVSS1提供的第一電源電壓VSS1傳輸到第一下拉節點PD1，第一輸出下拉晶體管K1和第二下拉晶體管F2均關閉；第七控制晶體管M7開啟，將第一電源端LVSS1提供的第一電源電壓VSS1傳輸到第二下拉節點PD2，第二輸出下拉晶體管K2和第一下拉晶體管F1均關閉。

例如，在第二階段t2，時鐘信號端CLK的電壓為第三電源電壓VH，輸入信號端INPUT的電壓為第二電源電壓VSS2，復位信號端RESET的電壓為第二電源電壓VSS2。由于存儲電容C的自舉作用，時鐘信號端CLK的電壓變化為第三電源電壓VH時，存儲電容C將上拉節點PU的電壓舉升至第二高電平電壓(第二高電平電壓例如等于兩倍的第三電源電壓VH)，第二高電平電壓高于第一高電平電壓，使得第一晶體管T1更充分地開啟，第一晶體管T1將時鐘信號端CLK的高電平電壓傳輸到輸出端OUTPUT。

例如，在第三階段t3，時鐘信號端CLK的電壓為第二電源電壓VSS2，輸入信號端INPUT的電壓為第二電源電壓VSS2，復位信號端RESET的電壓為第三電源電壓VH。由于復位信號端RESET的電壓為第三電源電壓VH，第三晶體管T3開啟，將第一電源端LVSS1提供的第一電源電壓VSS1傳輸到上拉節點PU；第三控制晶體管M3和第七控制晶體管M7關閉，第二控制晶體管M2將第一電源信號端VDD1提供的第三電源電壓VH傳輸到第一下拉節點PD1；第二下拉晶體管F2開啟，將第一電源電壓VSS1傳輸到上拉節點PU；第一輸出下拉晶體管K1開啟，將第二電源信號端VDD2提供的第二電源電壓VSS2傳輸到輸出端OUTPUT。

例如，在第四階段t4，輸入信號端INPUT的電壓為第二電源電壓VSS2，復位信號端RESET的電壓為第二電源電壓VSS2。上拉節點PU、第一下拉節點PD1、第二下拉節點PD2和輸出端OUTPUT保持和第三階段t3相同的狀態。

例如，在第三階段t3和第四階段t4，第一晶體管T1的柵極電壓為第一電源電壓VSS1(例如-11V)，第一晶體管T1的漏極電壓為第二電源電壓VSS2(例如-8V)。此時，第一晶體管T1的柵漏電壓Vgd＝VSS1-VSS2(例如，Vgd＝-3V)，相比于柵漏電壓相同(即Vgd＝0V)的情形，第一晶體管T1的漏極一側的溝道更不易形成感應通道，使第一晶體管T1處于夾斷狀態，從而降低由于第一晶體管T1的閾值電壓Vth漂移造成失效的風險，增大第一晶體管閾值電壓漂移的設計冗余度。

需要說明的是，第一晶體管T1的柵漏電壓并不局限于-3V的情形，根據電路的具體設計，可以靈活選擇柵漏電壓的值。

例如，第一電源信號端VDD1的電壓和第二電源信號端VDD2的電壓可以在一幀顯示畫面向另一幀顯示畫面交替的階段相互轉換。例如，轉換后的第一電源信號端VDD1的電壓為第二電源電壓VSS2，第二電源信號端VDD2的電壓為第三電源電壓VH。又例如，如圖10所示，第一電源信號端VDD1的電壓和第二電源信號端VDD2的電壓可以在第四階段內的某個時刻相互轉換。

例如，當第一電源信號端VDD1的電壓為第二電源電壓VSS2，第二電源信號端VDD2的電壓為第三電源電壓VH時，第一上拉節點PD1和第二下拉節點PD2的功能互換，第一下拉控制電路150和第二下拉控制電路160的功能互換，第一輸出下拉晶體管K1和第二輸出下拉晶體管K2的功能互換，第一下拉晶體管F1和第二下拉晶體管F2的功能互換。移位寄存器的工作原理與第一電源信號端VDD1的電壓為第三電源電壓VH、第二電源信號端VDD2的電壓為第二電源電壓VSS2時類似，在此不再贅述。

例如，第一下拉控制電路150和第二下拉控制電路160可以控制第一下拉節點PD1和第二下拉節點PD2分別工作，這樣可以使得第一輸出下拉晶體管K1和第二輸出下拉晶體管K2分時工作、使得第一下拉晶體管F1和第二下拉晶體管F2分時工作，降低了晶體管長時間處于開啟狀態導致故障的可能性，提高了移位寄存器的抗干擾能力，進而提高了移位寄存器的可靠性。

例如，利用第一電源信號端VDD1的電壓和第二電源信號端VDD2的電壓互為反向信號的特點，分時地將第一電源信號端VDD1和第二電源信號端VDD2提供的第二電源電壓VSS2傳輸到輸出端，使輸出端的第二電源電壓VSS2與上拉節點的第一電源電壓VSS1區分開，從而使第一晶體管的控制極和第二極之間存在一定的電壓差，從而提高了第一晶體管閾值電壓漂移的設計冗余度。

本公開的實施例還提供一種柵極驅動電路10，如圖11所示，柵極驅動電路10包括本公開任一實施例提供的移位寄存器100。

例如，如圖11所示，本公開實施例提供的柵極驅動電路10，包括級聯的多個本公開任一實施例提供的移位寄存器100，除第一級和最后一級移位寄存器100之外，本級移位寄存器100的輸入信號端INPUT與上一級移位寄存器100的輸出端OUTPUT連接；本級移位寄存器100的復位信號端RESET與下一級移位寄存器100的輸出端OUTPUT連接。

例如，第一級移位寄存器的輸入信號端INPUT與第一觸發信號端STV1連接；最后一級移位寄存器的復位信號端RESET與第二觸發信號端STV2連接。

例如，當柵極驅動電路10正向掃描時，第一觸發信號端STV1為第一級移位寄存器提供輸入信號，第二觸發信號STV2端為最后一級移位寄存器提供復位信號；當柵極驅動電路10反向掃描時，第二觸發信號端STV2為最后一級移位寄存器提供輸入信號，第一觸發信號端STV1為第一級移位寄存器提供復位信號。例如，在正向掃描和反向掃描切換時，移位寄存器的輸入電路與復位電路的功能互換。

例如，如圖11所示，柵極驅動電路10包括n級移位寄存器SR1、SR2……SRn，這些移位寄存器SR1、SR2……SRn均可以是本公開任一實施例提供的移位寄存器100。移位寄存器SR1、SR2……SRn的輸出端OUTPUT分別與柵線G1、G2……Gn對應連接。

需要說明的是，由于本公開實施例提供的柵極驅動電路10可以實現正向掃描和逆向掃描，在掃描方向切換時，時序上的“上一級”和“下一級”會相應變換，因此，上述的“上一級”和“下一級”并不是指掃描時序上的上一級和下一級，而是指物理連接上的上一級和下一級。

本公開的實施例還提供一種顯示面板1，如圖12所示，顯示面板1包括本公開任一實施例提供的柵極驅動電路10。

例如，如圖12所示，本公開實施例提供的顯示面板1還包括柵線11、數據線12以及由柵線11和數據線12交叉限定的多個像素單元13，柵極驅動電路10被配置為向柵線11提供柵極驅動信號。

例如，柵線11可以包括圖11中所示的柵線G1、G2……Gn，移位寄存器SR1、SR2……SRn中每級移位寄存器用于向對應的柵線G1、G2……Gn輸出一行柵極驅動信號。

本公開的實施例還提供一種本公開任一實施例提供的移位寄存器100的驅動方法，如圖13所示，該驅動方法包括如下步驟：

步驟S10：將第一電源電壓VSS1寫入上拉節點PU；以及

步驟S20：將第二電源電壓VSS2寫入輸出端OUTPUT，第一電源電壓VSS1與第二電源電壓VSS2不同。

例如，當所述第一晶體管T1為N型晶體管時，第一電源電壓VSS1小于第二電源電壓VSS2。

例如，當所述第一晶體管T1為P型晶體管時，第一電源電壓VSS1大于第二電源電壓VSS2。

例如，本公開實施例提供的移位寄存器、柵極驅動電路、顯示面板和驅動方法可以提高電路的穩定性。

雖然上文中已經用一般性說明及具體實施方式，對本公開作了詳盡的描述，但在本公開實施例基礎上，可以對之作一些修改或改進，這對本領域技術人員而言是顯而易見的。因此，在不偏離本公開精神的基礎上所做的這些修改或改進，均屬于本公開要求保護的范圍。