專利名稱：：接口連接處理器和存儲器的命令轉換方法、設備和系統的制作方法
技術領域：
：本發明一般地涉及計算機系統，并且更特別地，涉及用于將發出第一命令格式的存儲器系統命令的處理器接口連接(interface)到采用第二命令格式的存儲器的方法、設備和系統。
背景技術：
：計算機系統典型地包括通過存儲器控制器連接到存儲器(例如動態隨機訪問存儲器(DRAM))的主處理器。更特別地，當今的一種傳統計算機系統可以包括通過諸如DDR鏈路之類的DDR存儲器接口來連接到雙倍數據速率(DDR)存儲器(例如同步動態隨機訪問存儲器(SDRAM))的處理器。DDR存儲器比諸如極限數據速率(XDR)存儲器之類的當今可用的其他存儲器要便宜，并且具有比其他存儲器更高的存儲容量。例如，XDR存儲器受限于它能夠支持的存儲器容量的數量，并且比DDR2或DDR3存儲器更昂貴。但是，DDR鏈路可能比諸如極限輸入/輸出(XIO)鏈路(或更一般地，XDR接口)之類的其他鏈路更慢。可以增加DDR鏈路的寬度(例如增加到288比特)以增加其帶寬。但是，這可能導致DDR鏈路在用于將DDR存儲器連接到處理器時占用過多的處理器針腳。由于要求處理器包括大量針腳，對DDR鏈路的使用可能導致增加處理器的尺寸及與其相關聯的成本。另一種傳統的計算機系統可以包括通過諸如XIO鏈路之類的存儲器接口連接到XDR存儲器的處理器。如上所述，XDR存儲器比DDR存儲器更昂貴并且具有更小的存儲容量。但是，XIO鏈路是快速的窄鏈路(例如72比特寬)。因此，與DDR鏈路相比，XIO鏈路在用于將存儲器連接到處理器時會占用處理器上更少的針腳。從而，對XIO鏈路的使用能夠減少處理器的尺寸及與其相關聯的成本。這樣，對連接到處理器的DDR鏈路的使用可能導致增加處理器的尺寸及與其相關聯的成本，而對連接到處理器的XDR存儲器的使用可能比其他存儲器選擇更昂貴并且具有更小的存儲容量。因此，需要用于接口連接處理器和存儲器的改進的方法、設備和系統。
發明內容通過在一方面提供一種命令轉換方法來克服現有技術的缺點并提供附加的優勢，該命令轉換方法包括接收第一命令格式的存儲器系統命令，該第一命令格式包括極限數據速率(XDR)命令格式；以及自動將第一命令格式的存儲器系統命令變換成第二命令格式，該第二命令格式包括雙倍數據速率(DDR)命令格式。在另一方面，提供了一種用于接口連接采用第一命令格式的處理器和采用第二命令格式的存儲器的設備。該設備包括轉換電路，其適合于將采用第一命令格式的處理器連接到采用第二命令格式的存儲器。該轉換電路從處理器接收第一命令格式的存儲器系統命令(該第一命令格式包括極限數據速率(XDR)命令格式)，并且自動將第一命令格式的存儲器系統命令變換成第二命令格式，其中該第二命令格式包括雙倍數據速率(DDR)格式。在另一方面，提供了一種系統，其包括適合于生成第一命令格式的存儲器系統命令的處理器，其中該第一命令格式包括極限數據速率(XDR)命令格式。該系統進一步包括可由第二命令格式的存儲器系統命令訪問的存儲器，其中該第二命令格式包括雙倍數據速率(DDR)格式。轉換電路連接到處理器和存儲器，用于接口連接處理器和存儲器，并用于將從處理器接收的第一命令格式的存儲器系統命令變換成用于轉發到存儲器的第二命令格式的存儲器系統命令。此外，通過本發明的技術實現了附加的特征和優勢。這里詳細描述了本發明的其他實施例和其他方面，并且將其認為是所要求保護的發明的一部分。在所附權利要求書中特別地指出并明確地要求保護被視為本發明的主題。根據以下結合附圖的詳細描述，本發明的前述和其它目的、特征和優勢將變得明顯，其中圖1描述了根據本發明的一個方面的計算機系統的一個實施例，其包括一種用于接口連接采用第一存儲器命令格式的處理器和采用第二命令格式的存儲器系統的設備；圖2描述了根據本發明的一個方面的圖1中的接口連接設備的命令轉換和同步電路的更詳細的實施例；圖3描述了根據本發明的一個方面的由圖2的命令轉換和同步電路的地址字段選擇邏輯選擇的用于從XDR地址配置變換到DDR2地址配置的比特的一個示例；圖4描述了根據本發明的一個方面的時序圖，其示出了從XDR格式到DDR2/3格式的讀命令和地址變換的一個實施例；圖5描述了根據本發明的一個方面的時序圖，其示出了從XDR格式到DDR2/3格式的寫命令和地址變換的一個實施例；以及圖6描述了根據本發明的一個方面的時序圖，其示出了從XDR格式到DDR2/3格式的刷新命令變換的一個實施例。具體實施方式一般而言，本發明提供用于接口連接處理器和存儲器的改進的方法、設備和系統。例如，本發明提供一種將處理器連接到計算機系統的DDR存儲器(例如SDRAM)的轉換電路(例如實現為轉換芯片)。更特別地，計算機系統可以包括諸如極限輸入/輸出(XIO)鏈路之類的將處理器連接到轉換電路的XDR接口，以及將轉換電路連接到DDR存儲器的DDR接口(例如DDR鏈路)。轉換電路包括如下硬件，該硬件適合于將由處理器發出的第一格式的存儲器系統命令(也就是XDR命令格式的存儲器系統命令)變換成可由DDR存儲器接收和處理的第二格式的命令(也就是DDR命令格式的存儲器系統命令)。通過在處理器處采用XIO鏈路，這里所公開的方法、設備和系統潛在地減少了處理器的尺寸及與其相關聯的成本，同時仍然使得可以采用DDR存儲器，DDR存儲器與諸如XDR存儲器之類的其他類型的存儲器相比更便宜并且具有更高的存儲容量。除非另外指定，否則這里使用短語"存儲器系統命令"來包括存儲器命令、關聯地址和用于該命令的數據協議。"命令格式"是指極限數據速率(XDR)命令格式或雙倍數據速率(DDR)命令格式。這里使用雙倍數據速率或DDR來包括任意現有的或將來的雙倍數據速率版本，包括DDR1、DDR2、DDR3等等，如JEDEC標準中所定義的那樣。通過示例的方式，參考JESD79-2C，其在2006年5月出版，是用于DDR2DRAM的JEDEC標準。另外，"關聯地址，，包括行地址分量和列地址分量，其比特數量依賴于所實現的特定存儲器系統配置。由加拿大LosAlots的Rambus公司設計的極限數據速率(XDR)存儲器系統通過在從與處理器相關聯的存儲器接口控制器到XDR存儲器的極限輸入/輸出(XIO)鏈路上針對每個時鐘信號發送8個數據比特來提供高存儲器帶寬，該XDR存儲器包括例如XDR動態隨機訪問存儲器(DRAM)。XIO鏈路目前能夠接收3.2Gbps及以上的信號速率，使得存儲器接口控制器可以使用更少的I/O,并且因此節省處理器管芯尺寸和成本。但是，由于技術和經濟上的考慮，XDR存儲器系統受限于它們能夠支持的存儲器容量的數量。XDR存儲器也比諸如雙倍數據速率2(DDR2)存儲器之類的工業標準存儲器更昂貴。為了在需要大量存儲器的應用中使用具有XIO鏈路的處理器芯片，這里公開轉換電路或芯片，其將XDR命令和數據協議變換成DDR2命令和數據協議。這一解決方案保持了使用XIO鏈路的優勢(在昂貴的存儲器接口控制器上具有更少的針腳)，同時實現了DDR存儲器的優勢(也就是低成本和高容量)。這里所公開的是用于將XDR命令變換成以相同命令速率運行的DDR命令(例如采用不具有命令緩沖的轉換芯片)的方法、設備和系統。此外，盡管可應用于任意雙倍數據速率命令格式，但是在下面的示例中采用DDR2和/或DDR3(稱為DDR2/3)。圖1是采用諸如主處理器之類的處理器100到諸如DDR存儲器系統之類的存儲器系統130的接口的系統IOO的框圖。系統IOO可以是計算機或類似的設備，并且具有通過轉換電路或轉換芯片120連接到存儲器系統130的處理器110。處理器110適合于生成功能命令并向存儲器系統130發出功能命令，諸如讀、寫、刷新等命令。例如，處理器IIO可以生成第一格式的關聯地址和命令。但是，存儲器系統130可能不能由第一格式的關聯地址和命令訪問，但是可以由第二格式的關聯地址和命令訪問。因此，轉換芯片120適合于接收第一格式的存儲器系統命令(包括關聯地址)，并且將這種存^f諸器系統命令轉換成第二格式(包括關聯地址)。然后，轉換芯片120將第二格式的存儲器系統命令轉發到用于處理該命令的存儲器系統130。更特別地，主處理器110可以包括和/或連接到存儲器接口控制器(MIC)112，MIC112適合于控制去往以及來自存儲器系統130的數據流。MIC112連接到存儲器接口，該存儲器接口可以包括在處理器110中和/或連接到處理器110。在這一示例中，存儲器接口包括極限輸入/輸出(XIO)接口，其包括極限數據速率(XDR)命令接口114和極限數據速率(XDR)數據接口116。典型地，處理器采用XIO鏈路來直接連接到由加拿大LosAlots的Rambus公司設計的XDR存儲器。因此，由處理器110生成的第一格式的存儲器系統命令是XDR存儲器系統命令。但是，由于上述原因，采用作為雙倍數據速率(DDR)存儲器系統(例如DDR2或DDR3存儲器系統)的存儲器系統130也可能是有利的，DDR存儲器系統可能更<更宜，并且具有比XDR存儲器更大的存儲容量。為了實現對具有處理器的采用XIO鏈路的DDR存儲器系統的使用，提供了一種接口(也就是轉換芯片120)，其將從該處理器接收的第一格式的存儲器系統命令轉換成第二格式的存儲器系統命令，其可以用于訪問DDR存儲器系統130。XIO鏈路是窄的快速鏈路，其通過使得能夠針對每個時鐘周期而在鏈路中的多條線路中的每條線路上從MIC112向轉換芯片120發送8比特的數據來提供到存儲器的高帶寬。因此，XIO鏈路能夠達到至少3.2Gbps的信號速率，這使得MIC112和/或連接到其上的處理器IIO可以使用更少的I/O,并且因此節省管芯尺寸和成本。更特別地，在某些實施例中，XIO鏈路可以包括將處理器IIO連接到轉換芯片120的72比特總線。但是，這一總線可以更寬或更窄。此外，將處理器IIO連接到轉換芯片120的鏈路可以更寬或更窄。該總線適合于在其上發送讀、寫、刷新和/或類似的命令。因為這一鏈路是快速的窄鏈路，所以可能需要更少的處理器針腳來連接到該鏈路。例如，可能需要72個處理器針腳來連接到該總線(盡管可能需要更大或更小數量的針腳)。這樣，與將處理器連接到不同類型的鏈路所需要的針腳數量相比，可以減少在處理器中包括的針腳的總數量。如所提到的，提供轉換芯片120以通過XIO接口和XIO鏈路將處理器110連接到DDR存儲器系統，其中處理器IIO執行需要訪問大量存儲器的應用。這一接口通過自動將XDR存儲器系統命令變換成諸如DDR2/3命令和數據協議之類的DDR存儲器系統命令來實現。通過間接將XIO鏈路連接到DDR存儲器，轉換電路為系統100提供使用XIO鏈路的優勢(例如在處理器IIO上占用更少的針腳)，以及使用DDR存儲器的優勢(例如比其他存儲器具有更低的成本和更高的存儲容量)。如所提到的，轉換芯片120可以通過第一鏈路從處理器IIO接收第一命令格式的存儲器系統命令，并將這種命令和關聯地址變換成第二格式的存儲器系統命令。此外，轉換芯片120可以通過第二鏈路連接到存儲器系統。該第二鏈路可以是比第一鏈路更慢的鏈路，諸如DDR鏈路。但是，第二鏈路可以比第一鏈路更寬(例如，使得第二鏈路的帶寬匹配于第一鏈路的帶寬)。作為一個示例，第二鏈路可以包括288比特的總線。但是，在第二鏈路比第一鏈路更寬的情況下，該總線可以更寬或更窄。此外，第二鏈路可以包括更大或更小數量的和/或不同類型的總線。該總線可以適合于發送第二格式的存儲器系統命令，包括存儲器系統的收數據比特并在288比特的總線上發送這些數據比特(也就是DDR鏈路)。通過這種方式，系統100可以采用窄的快速鏈路以減少尺寸和/或與構造處理器相關聯的成本，并且系統100仍然可以采用便宜的具有大存儲容量的存儲器系統130。在圖1中所示出的示例中，通過XDR命令接口114將XDR存儲器系統命令從存儲器接口控制器112轉發到轉換芯片120,并且更特別地，轉發到命令轉換和同步電路122,該電路將XDR存儲器系統命令轉換成DDR存儲器系統命令。然后，通過轉換芯片120的DDR接口124經過第二鏈路將DDR存儲器系統命令輸出到DDR存儲器系統130。命令轉換和同步電路122控制在DDR接口124處的DDR接口信號的時序，并且如果發生讀操作，也控制從DDR接口124返回到處理器110的XDR數據接口116的數據流126的時序，或者如果將數據寫入DDR存儲器系統130，控制從XDR數據接口116到DDR接口124的數據流126的時序。圖2示出了命令轉換和同步電路122的一個實施例。在這一實施例中，在XDR命令解碼邏輯210處接收XDR命令201，該XDR命令解碼邏輯210用于識別該命令并將其轉換(也就是編碼)成DDR命令格式。如在本領域中所知，根據存儲器系統命令的類型，存儲器系統命令可以包括針對讀或寫命令的激活命令，以及一個或多個讀或寫列命令。如下面進一步說明的，XDR存儲器命令采用兩個寫列命令，而DDR存儲器命令只采用一個列命令。這樣，XDR命令解碼邏輯210采用列命令鎖存212以跟蹤給定的列命令是XDR存儲器系統命令的第一個列命令還是第二個列命令。如下面進一步說明的，在變換成DDR存儲器命令格式時放棄第二個列命令。DDR命令編碼邏輯220使用例如諸如下面的表1之類的變換表來輸出對應的DDR格式的存儲器系統命令。通過示例的方式，表l列出了從各種XDR命令(XDRCommand)到DDR2/3命令(DDR2/3Command)的變4奐。表1<table>tableseeoriginaldocumentpage15</column></row><table>以上變換示例假定XDR接口正在使用四突發(burst-of-four)列操作，其產生64字節的數據。作為一個特定的示例，可以使用128字節的高速緩存線，使得XDR存儲器接口控制器可以針對每個激活命令使用兩個列命令以傳送128字節的數據。設置DDR2/3接口以使用八突發列操作。因此，放棄第二個XDR列命令，如所提到的。這通過使每個庫(bank)具有一個鎖存來實現，該庫在發送XDR列命令時設置，并且在發送XDR激活命令時重置。放棄在設置列命令鎖存212時到達的XDR列命令。此外，XDR接口使得預充電命令最多可以比需要它們時提前三個周期發送。在正確的時間提供預充電取決于XDR處理器芯片。為了簡化將這些命令變換到DDR接口的過程，在DDR存儲器系統上使用自動預充電(例如根據DDR2規范)并且放棄XDR預充電。DDR命令編碼電路220將DDR命令221輸出到DDR接口124(圖1)用于經過第二鏈路轉發到DDR存儲器系統130。隨同將存儲器系統命令從第一格式轉換成第二格式，命令轉換和同步電路122控制與處理第二格式的存儲器系統命令相關聯的一個或多個信號的時序。如所示出的，DDR命令221選通命令延遲線路230,命令延遲線路230可以包括用于基于該命令是讀命令還是寫命令來為時序信號提供適當時序延遲的先入先出鎖存鏈。通過DDR時序配置寄存器232提供讀時序指示233和寫時序指示235。JEDECDDR規范定義了不同的時序模式，其中高速緩存等待時間(latency)可以設置為不同的值，這些值表示例如在數據傳送發生的列命令之后多長時間。隨著例如系統開機，軟件設置DDR時序配置寄存器232,并且依賴于所采用的DDR存儲器系統配置。從命令延遲線路230輸出的是數據流時序信號231,以及驅動片上驅動器終止控制240的信號。片上驅動器終止控制240將片上驅動器終止信號241輸出到DDR才妻口124(圖1)。更特別地，采用可變延遲方案(命令延遲線路230)以在與讀命令或寫命令關聯的數據到來時用信號表明數據流126(圖1),以及生成驅動片上驅動器終止控制所必需的信號。XDR命令被解碼成片選信號(chipselect)l和O、寫使能和讀使能，并且放置在寄存器的堆棧上，這些寄存器每一個都偏移一個時鐘周期(也就是命令延遲線路230)。然后，以可編程的延遲從寄存器的堆棧讀取已解碼的命令。通過針對給定一級或兩級存儲器的DDR接口的片上驅動器終止信號，該信號是對于四個(4)周期都為"ON"(開啟)的信號，一個周期針對讀命令或寫命令的四個突發中的一個突發。還在地址字段選擇邏輯250處接收XDR命令201，地址字段選擇邏輯250根據命令的類型(例如激活命令或列命令)來選擇與DDR命令相關聯的地址的地址比特。比特選擇采用DDR大小配置寄存器252,該寄存器252能夠在系統開機時由軟件設置。該配置寄存器保存對DDR存儲器系統的配置的指示并且提供對所接收的地址中哪些比特需要用于轉發到DDRJ妻口的指示。圖3描述了對特定的DDR2存儲器配置的行和列地址選擇的一個實施例。如所示出的，根據該配置，對于DDR格式的地址(也就是比特13:0或14:0)從XDR格式的關聯地址選擇14或15個行地址比特(ROWADR),并且選擇7或8個列地址比特(COLADR)(例如比特9:3或11、9:3)。類似地，同樣根據該配置來選擇庫(BANK)比特。圖3中示出的DDR2示例是JEDEC標準配置。庫配置是指DDR雙列直插存儲器模塊(DIMM)的庫數量，在DIMM內組織存儲器芯片。XDR存儲器典型地組織成8個庫。對于列地址比特，在訪問DDR存儲器時，自動寫入或獲取8拍的數據，并且這樣，底部的三個列地址是自動的。因此，丟棄COLADR(2:0)比特，并且在變換時，從XDR接口列地址選擇COLADR(9:3)比特。由于JEDEC規范，列地址比特10不用作DDR2中的地址比特，并且這樣，從XDR接口處的列地址選擇比特11。通過另一個示例的方式，圖4-圖6示出了用于將XDR讀、寫和刷新命令以及關聯地址變換成對應的DDR2/3命令和關聯地址的時序圖。從圖4開始，示出了用于讀命令變換的時序圖。周期是指轉換芯片時鐘周期，其在一個示例中等于存儲器系統的DDR2/3時鐘周期。在這一示例中，在周期1中，從XDR接口114(圖1)4妄收激活命令和地址。在周期2中，對XDR激活命令進行解碼，對DDR2/3命令進行編碼，并且選擇DDR2/3行地址。在周期3中，將激活命令隨同行地址和庫選擇比特一起發送到DDR2/3接口124(圖1)。根據用于DDR格式的JEDEC標準時序，周期4和周期5不用于處理這一特定的命令/地址；但是，可以采用這些周期來處理在轉換芯片處接收的另一命令。在周期6中從XDR接口接收第一讀列命令，并且對這一第一XDR讀列命令進行解碼，對對應的DDR2/3讀列命令進行編碼(也就是進行生成)，并且選擇DDR2/3列地址比特。在周期8中，從XDR接口接收第二列命令，將第一讀列命令發送到DDR2/3接口，并且將列地址和庫選擇發送到DDR2/3接口。由于如上所述，DDR存儲器采用8拍訪問(其與采用4拍地址的XDR存儲器形成對比)，因此在周期9中，丟棄第二XDR列命令，原因是不需要它了。為了從DDR存儲器得到8拍的數據，存儲器接口控制器112(圖1)配置為發送激活命令和兩個列命令。此夕卜，存儲器接口控制器配置為設置時序參數，從而滿足諸如RAS到CAS延遲時間(tRCD)之類的DDR2/3時序要求。根據JEDEC規范，周期10、11和12是在數據從DDR接口返回之前的延遲周期。在周期13中，將轉換芯片和非訪問的DDR2/3DIMM片上驅動器終止^皮打開為ON,并且在周期14中，將讀時序信號發送到數據流邏輯，1拍和2拍數據(dl-2)到達DDR2/3接口上，并且片上驅動器終止信號保持為ON。在周期15中，第一拍數據(Dl)到達數據流126。同樣，數據流中的一拍數據等于DDR2/3接口上的兩拍數據。此外，在DDR2/3接口上接收3拍和4拍(d3-4),并且片上驅動器終止保持為ON。在周期16中，轉換芯片和非訪問的片上驅動器終止保持為ON，第二拍數據(D2)到達數據流，并且5拍和6拍數據(d5-6)從DDR存儲器系統到達DDR2/3接口上。在周期17中，轉換芯片和非訪問的片上驅動器終止關閉，第三拍數據(D3)到達數據流邏輯，并且7拍和8拍數據(d7-8)到達DDR2/3接口上。在周期18中，第四拍數據(D4)到達轉換芯片的數據流。圖5示出了寫命令變換的一個時序圖示例。在這一示例中，在周期1中從XDR接口接收激活寫命令和行地址。在周期2中，對XDR激活命令進行解碼，編碼或生成對應的DDR2/3命令，并且選擇DDR2/3行地址。在周期3中，將激活命令以及行地址和庫選擇信號發送到DDR2/3接口。沒有使用周期4和周期5。在周期6中，從XDR接口接收第一寫列命令。在周期7中，對第一XDR寫列命令進行解碼，對DDR2/3寫列命令進行編碼，并且選擇DDR2/3列地址。在周期8中，從XDR接口接收第二列命令(CM2),將第一寫列命令(WRT)以及列地址和庫選擇信號發送到DDR2/3接口。在周期9中，丟棄第二XDR列命令。在周期11中，將寫時序信號發送到數據流邏輯以使數據流得知寫數據將轉移通過轉換芯片。在周期12中，第一拍數據(Dl)到達數據流(其中數據流中的一拍等于DDR2/3接口上的兩拍數據)，并且非目的地DDR2/3片上驅動器終止被打開為ON。在周期13中，第二拍數據(D2)到達數據流，非目的地DDR2/3片上驅動器終止保持為ON,并且將1拍和2拍數據(dl-2)發送到DDR2/3接口。在周期14中，第三拍數據(D3)到達數據流，非目的地DDR2/3片上驅動器終止保持為ON,并且將3拍和4拍數據(d3-4)發送到DDR2/3接口。在周期15中，第四拍數據(D4)到達數據流，非目的地DDR2/3片上驅動器終止保持為ON，并且將5拍和6拍數據(d5-6)發送到DDR2/3接口。在周期16中，非目的地DDR2/3DIMM片上驅動器終止關閉，并且將7拍和8拍數據(d7-8)發送到DDR2/3接口。圖6描述了對從XDR格式到DDR2/3格式的刷新命令轉換的時序控制的一個實施例。在周期1中，在XDR接口處接收刷新命令。在周期2中，對XDR刷新命令進行解碼，并且對DDR2/3命令進行編碼，就是說，例如根據上面討論的表1生成特定的DDR2/3刷新命令格式。然后，在周期3中將這一刷新命令發送到DDR2/3接口。盡管這里已經示出并詳細描述了優選的實施例，但是對本領域普通技術人員來說很明顯的是，在不偏離本發明的精神的情況下，可以進行各種修改、添加、替換等等，并且因此認為這些修改、添加、替換等等都在所附權利要求書中所限定的本發明的范圍內。權利要求1.一種命令轉換方法，包括接收第一命令格式的存儲器系統命令，所述第一命令格式包括極限數據速率(XDR)命令格式；以及自動將所述第一命令格式的所述存儲器系統命令變換成第二命令格式，所述第二命令格式包括雙倍數據速率(DDR)命令格式。2.根據權利要求1所述的命令轉換方法，進一步包括將所述第二命令格式的所述存儲器系統命令轉發到連接到DDR存儲器的DDR存儲器系統接口，以及控制提供給所述DDR存儲器系統接口的一個或多個信號的時序，所述一個或多個信號與處理所述第二命令格式的所述存儲器系統命令相關聯。3.根據權利要求2所述的命令轉換方法，其中所述命令轉換方法在轉換芯片內實現，并且所述控制與處理所述第二命令格式的所述存儲器系統命令相關聯的一個或多個信號的時序包括控制所述轉換芯片內的數據流時序信號和用于實現處理所述第二命令格式的所述存儲器系統命令的DDR存儲器的片上驅動器終止信號。4.根據權利要求1所述的命令轉換方法，其中通過極限輸入/輸出(XIO)鏈路接收所述存儲器系統命令，所述XIO鏈路由XDR存儲器接口控制器進行控制，并且其中所述方法進一步包括通過所述XDR存儲器接口控制器調節所述存儲器系統命令的至少一個時序參數，從而滿足所述第二命令格式的所述存儲器系統命令的DDR時序要求。5.根據權利要求1所述的命令轉換方法，其中所述第一命令格式的所述存儲器系統命令包括XDR格式的關聯地址和第一命令，并且其中所述第二命令格式的所述存儲器系統命令包括DDR格式的關聯地址和第二命令。6.根據權利要求5所述的命令轉換方法，進一步包括從所述XDR格式的所述關聯地址選擇地址比特用于所述DDR格式的所述關聯地址中，其中所述選擇地址比特包括參考DDR大小配置寄存器來確定要將所述XDR格式的所述關聯地址的哪些行地址比特和列地址比特包括在所述DDR格式的所述關聯地址中。7.根據權利要求5所述的命令轉換方法，其中所述自動變換進一步包括參考DDR時序配置寄存器來根據所述第二命令格式的所述存儲器系統命令確定周期延遲，用于生成與處理所述第二命令格式的所述存儲器系統命令相關聯的數據流時序信號或片上驅動器終止信號中的至少一個信號，所述周期延遲依賴于所述存儲器系統命令是讀命令還是寫命令。8.根據權利要求5所述的命令轉換方法，其中所述存儲器系統命令是存儲器系統寫命令或存儲器系統讀命令中的一種，并且其中所述自動變換包括在變換到所述DDR格式的所述存儲器系統命令的關聯地址時，自動從所述XDR格式的所述存儲器系統命令的關聯地址丟棄第二XDR列命令。9.根據權利要求8所述的命令轉換方法，其中通過極限輸入/輸出(XIO)鏈路接收所述存儲器系統命令，并且其中所述方法進一步包括將所述第二命令格式的所述存儲器系統命令轉發到DDR鏈路，并且其中所述方法進一步包括對于存儲器系統讀命令，針對所述DDR鏈路上的兩拍數據，返回所述XIO鏈路上的一拍數據，并且其中所述方法進一步包括對于存儲器系統寫命令，針對所述XIO鏈路上的一拍數據，驅動所述DDR鏈路上的兩拍數據。10.根據權利要求1所述的命令轉換方法，其中所述DDR命令格式是DDR2命令格式或DDR3命令格式中的一種。11.一種用于接口連接采用第一命令格式的處理器和采用第二命令格式的存儲器的設備，所述設備包括轉換電路，適合于將采用第一命令格式的處理器連接到采用第二命令格式的存儲器，所述轉換電路從所述處理器以接收所述第一命令格式的存儲器系統命令，所述第一命令格式包括極限數據速率(XDR)命令格式；以及自動將所述第一命令格式的所述存儲器系統命令變換成第二命令格式，所述第二命令格式包括雙倍數據速率(DDR)格式。12.根據權利要求11所述的設備，其中所述轉換電路實現為適合于將所述處理器連接到所述存儲器的轉換芯片。13.根據權利要求11所述的設備，其中所述轉換電路進一步包括命令轉換和同步電路，所述命令轉換和同步電路包括用于從所述處理器接收所述第一命令格式的所述存儲器系統命令并自動將所述存儲器系統命令從所述第一命令格式變換成所述第二命令格式的XDR命令解碼邏輯和DDR命令編碼邏輯，其中所述XDR命令解碼邏輯采用列命令鎖存來自動將所述第一命令格式的所述存儲器系統命令變換成所述第二命令格式，所述第一命令格式包括XDR格式的關聯地址和第一命令，所述第二命令格式包括DDR格式的關聯地址和第二命令，并且其中采用所述列命令鎖存來針對丟棄XDR格式的所述存儲器系統命令的關聯地址的第二XDR列命令而進行識別。14.根據權利要求11所述的設備，其中所述轉換電路進一步包括命令轉換和同步電路，并且通過連接到所述命令轉換和同步電路的極限輸入/輸出(XIO)鏈路接收所述存儲器系統命令，所述XIO鏈路由與所述處理器相關聯的XDR存儲器接口控制器進行控制，并且其中所述設備進一步包括連接到所述命令轉換和同步電路的DDR接口，所述DDR接口實現將所述第二命令格式的所述存儲器系統命令轉發到所述存儲器，并且其中所述命令轉換和同步電路進一步包括由所述第二命令格式的所述存儲器系統命令選通的命令延遲線路，所述命令延遲線路輸出一個或多個時序信號，所述一個或多個時序信號實現對所述第二命令格式的所述存儲器系統命令的處理。15.根據權利要求14所述的設備，其中所述一個或多個時序信號包括用于所述轉換電路的數據流時序信號和用于所述存儲器的片上驅動哭汰,卜狀吾16.根據權利要求11所述的設備，其中通過極限輸入/輸出(XIO)鏈路從所述處理器接收所述存儲器系統命令，所述XIO鏈路由與所述處理器相關聯的XDR存儲器接口控制器進行控制，并且其中所述XDR存儲器接口控制器調節所述第一命令格式的所述存儲器系統命令的至少一個時序參數，從而滿足所述第二命令格式的所述存儲器系統命令的DDR時序要求。17.根據權利要求11所述的設備，其中所述第一命令格式的所述存儲器系統命令包括XDR格式的關聯地址和第一命令，并且所述第二命令格式的所述存儲器系統命令包括DDR格式的關聯地址和第二命令，并且其中所述轉換電路包括地址字段選擇邏輯，其從XDR格式的關聯地址選擇地址比特用于DDR格式的關聯地址中，所述地址字段選擇邏輯參考DDR大小配置寄存器來確定要基于所述存儲器的配置來將XDR格式的所述關聯地址的哪些行地址比特和列地址比特包括在DDR格式的所述關聯地址中。18.根據權利要求11所述的設備，其中所述轉換電路進一步包括數據流路徑，所述數據流路徑連接在與所述處理器相關聯的XDR數據接口和連接到所述存儲器的所述轉換電路的DDR接口之間，并且其中所述轉換電路生成數據流時序信號，所述數據流時序信號用于實現將數據從所述存儲器讀取到所述處理器的傳輸或者將數據從所述處理器寫入到所述存儲器的傳輸中的至少一個。19.一種系統，包括處理器，適合于生成第一命令格式的存儲器系統命令，所述第一命令格式包括極限數據速率(XDR)命令格式；存儲器，可由第二命令格式的存儲器系統命令訪問，所述第二命令格式包括雙倍數據速率(DDR)格式；以及轉換電路，連接到所述處理器和所述存儲器，用于將從所述處理器接收的所述第一命令格式的存儲器系統命令變換成用于轉發到所述存儲器的所述第二命令格式的存儲器系統命令。20.根據權利要求19所述的系統，其中所述處理器通過極限輸入/輸出(XIO)鏈路連接到所述轉換電路，并且其中所述轉換電路通過DDR鏈路連接到所述存儲器，并且其中所述轉換電路是轉換芯片。21.根據權利要求20所述的系統，其中所述轉換芯片包括命令轉換第一命令格式的所述存儲器系統命令并自動將所述存儲器系統命令從所述第一命令格式變換成所述第二命令格式的XDR命令解碼邏輯和DDR命令編碼邏輯，其中所述XDR命令解碼邏輯采用列命令鎖存來自動將所述存儲器系統命令從所述第一命令格式變換成所述第二命令格式，所述第一命令格式包括XDR格式的關聯地址和第一命令，所述第二命令格式包括DDR格式的關聯地址和第二命令，并且其中采用所述列命令鎖存來針對丟棄XDR格式的所述存儲器系統命令的關聯地址的第二XDR列命令而進行識別。22.根據權利要求19所述的系統，其中所述轉換電路進一步包括命令轉換和同步電路，并且通過連接到所述命令轉換和同步電路的極限輸入/輸出(XIO)鏈路接收所述存儲器系統命令，所述XIO鏈路由與所述處理器相關聯的XDR存儲器接口控制器進行控制，并且其中所述轉換電路進一步包括連接到所述命令轉換和同步電路的DDR接口，所述DDR接口實現將所述第二命令格式的所述存儲器系統命令轉發到所述存儲器，并且其中所述命令轉換和同步電路進一步包括由所述第二命令格式的所述存儲器系統命令選通的命令延遲線路，所述命令延遲線路輸出一個或多個時序信號，所述一個或多個時序信號實現對所述第二命令格式的所述存儲器系統命令的處理，所述一個或多個時序信號包括用于所述轉換電路的數據流時序信號或用于所述存儲器的片上驅動器終止信號中的至少一個信號。23.根據權利要求19所述的系統，其中通過極限輸入/輸出(XIO)鏈路從所述處理器接收所述存儲器系統命令，所述XIO鏈路由與所述處理器相關聯的XDR存儲器接口控制器進行控制，并且其中所述XDR存儲器接口控制器調節所述第一命令格式的所述存儲器系統命令的至少一個時序參數，從而滿足所述第二命令格式的所述存儲器系統命令的DDR時序要求。24.根據權利要求19所述的系統，其中所述第一命令格式的所述存儲器系統命令包括XDR格式的關聯地址和第一命令，并且其中所述第二命令格式的所述存儲器系統命令包括DDR格式的關聯地址和第二命令，并且其中所述轉換電路包括地址字段選擇邏輯，其從XDR格式的所述關聯地址選擇地址比特用于DDR格式的所述關聯地址中，所述地址字段選擇邏輯參考DDR大小配置寄存器來確定要基于所述存儲器的配置來將XDR格式的所述關聯地址的哪些行地址比特和列地址比特包括在DDR格式的所述關聯地址中。全文摘要本發明提供了一種用于接口連接處理器和存儲器的命令轉換方法、設備和系統。該處理器發起極限數據速率(XDR)命令格式的存儲器系統命令，其由該命令轉換方法、設備和系統自動變換成用于轉發到存儲器的雙倍數據速率(DDR)格式的存儲器系統命令。與將存儲器系統命令變換成DDR命令格式相關聯的是控制提供給存儲器接口的一個或多個信號的時序，該一個或多個信號與處理DDR命令格式的存儲器系統命令相關聯。處理器與XDR存儲器接口控制器相關聯，該XDR存儲器接口控制器調節XDR命令格式的存儲器系統命令的一個或多個時序參數，從而滿足DDR命令格式的存儲器系統命令的DDR時序要求。文檔編號G06F3/06GK101256472SQ20081008098公開日2008年9月3日申請日期2008年2月29日優先權日2007年3月1日發明者D·A·諾加德,J·D·艾里什,M·D·貝洛斯,T·奧茲古納申請人:國際商業機器公司