專利名稱：通過訓練加修正配置ddr3中數據選通信號延時的方法
技術領域：
本發明涉及計算機領域的內存控制器，尤其是DDR3內存控制器寫操作數據選通信號延時配置方法。
背景技術：
雙倍數據速率2 (DDR2)中，內存模組(Module)上，時鐘信號(Clock)、地址信號(Address)、命令信號(Command)、控制信號(Controll)米用T型走線方式導致這些信號在傳輸的過程中反射及衰減嚴重，導致了 DDR2的數據傳輸頻率受到限制。在雙倍數據速率 3 (DDR3)中，內存模組上，時鐘信號、地址信號、命令信號、控制信號采用飛越總線(Fly-ByBus)走線方式，以盡量減少這些信號的反射與衰減，讓內存頻率能夠跑的更高。DDR3采用Fly-By Bus走線方式之后,頻率的瓶頸是解決了，可是同時又帶來一個麻煩，那就是同一個通道(Channel)內每個內存芯片接收到時鐘信號、地址信號、命令信號、控制信號的時間都不一樣，因為Fly-By Bus走線依次經過每個內存芯片，而信號在印制電路板傳輸線(PCB Trace)上面傳輸必然帶來物理延時。舉例說明，在DDR3無緩沖雙列直插模組中，Fly-By Bus走線經過的第一個內存芯片與經過的最后一個內存芯片之間的時鐘信號延時差達到Ins之多。在DDR3中，800MT/s對應的時鐘長度為2. 5ns，1600MT/s對應的時鐘長度為I. 25ns，足可以看出在DDR3中，Fly-By Bus走線經過的第一個內存芯片與經過的最后一個內存芯片之間的延時差不容忽視。寫操作中，內存芯片要求控制器發來的數據選通信號(DQS)的上升沿和控制器發來的時鐘信號(Clock)的上升沿盡量對齊。每個內存芯片接收到時鐘信號的時間點是不一樣的，換句話說，內存控制器需要對各個數據組的寫操作數據選通信號(Write DQS)延時做
單獨配置。內存控制器要保證所有內存芯片都能正常接收控制器發來的數據，每個內存芯片都需滿足DQS上升沿與Clock上升沿之間的相位差(tDQSS)的規范(Spec)。理論上tDQSS越小越好，即Write DQS與Clock完全對齊。按照固態技術協會(JEDEC)協議的定義，
tDQSS I <l/4Tck, Tck指時鐘周期，即數據選通信號與時鐘信號之間的相位差允許達到25%的時鐘周期長度。在JEDEC協議中，定義了一種叫做寫水準測量(Write Leveling)的方式，以讓所有內存芯片滿足DQS上升沿與Clock上升沿之間的相位差tDQSS的規范(Spec)。寫水準測量方式的實現步驟如下
1、上電之后，開始內存正常讀寫操作之前，讓內存控制器進入寫水準測量模式；
2、內存控制器往內存芯片發不同相位的DQS，即將WriteDQS的延時值一直從大往小設置，每設置一個延時值，內存控制器對應發出一個DQS ；
3、內存芯片用控制器發過來的DQS去采樣Clock；
4、當采樣到的Clock由O變為I時，從某個數據信號(DQ)反饋值給控制器；
5、控制器收到反饋后，將當前的WriteDQS延時值作為最終值。
該寫水準測量方式需要在內存控制器定義大量的Write Leveling寄存器，并需要大量相應代碼配合完成控制器與內存芯片之間的交互，手段復雜，給實踐應用造成很多不便。專利公開號為CN1855302A的專利申請公開了一種用于DRAM器件的數據選通同步的方法和設備，該申請提供了用于檢測數據選通信號和時鐘信號之間的相位差、并使用所檢測到的相位差來調節信號定時的方法，該方法主要是通過添加相位檢測電路和可調節延遲電路的方式實現數據選通同步。由于該方法是對硬件做出的改進，對技術工藝水平要求較高，同時也增加了產品成本。
發明內容
為了解決采用Fly-By走線方式帶來的內存控制器對各個數據組Write DQS延時配置的難題，實現合理配置數據組的寫操作數據選通信號延時值，本發明提供了一種通過訓練加修正配置DDR3中數據選通信號延時的方法，其基本原理是利用DDR3內存模組的時鐘信號的飛越總線(Fly-By Bus)走線經過的每個內存芯片之間時鐘信號(Clock)走線的物理延時差，即飛越總線在相鄰兩兩內存芯片之間的延時差值，來修正數據組的Write DQS延時值。本發明方法主要包括如下步驟
步驟一印制電路板PCB設計中，通道內所有數據組做嚴格延時等長控制，而非線長等長控制，并且需要計入內存控制器芯片內部封裝延時；
步驟二 進行寫操作數據選通信號延時訓練所需的基本配置，給每個數據組配置一個能夠滿足基本的讀操作的參數，包括控制器接受數據窗口開啟的時機、讀操作中數據選通信號針對數據的延時、寫操作中數據針對數據選通信號的延時；
步驟三進行通道內所有數據組的寫操作數據選通信號延時訓練，然后統計得到所有數據組寫操作數據選通信號延時可配置的范圍；
步驟四根據內存模組的時鐘信號的飛越總線在相鄰兩兩內存芯片之間的延時差值來制作修正表，并根據修正表修正各個數據組寫操作數據選通信號延時可配置的范圍；
步驟五對各個數據組的修正后寫操作數據選通信號延時可配置的最大值與最小值分別求平均值，將該平均值作為寫操作數據選通信號延時最終值；
步驟六將各個數據組的寫操作數據選通信號延時最終值寫入相應的延時寄存器，控制相應寫操作時序。本發明方法中，嚴格延時等長控制是指從內存控制器芯片內部延時加上PCB板上的各段PCB走線的總延時，在數據組與數據組之間保持嚴格的總延時等長，而非線長等長控制，且總延時需要計入內存控制器所在芯片的芯片內部引腳封裝延時；數據組與數據組之間總延時的差值需要控制在40ps以下。本方法步驟二中的基本配置如下控制器接受數據窗口開啟的時機需選擇在讀準備過程中，可配置寬度大于O. 9個時鐘周期；所述讀操作中數據選通信號針對數據的延時、 寫操作中數據針對數據選通信號的延時均配置為O. 25個時鐘周期。本方法的寫操作數據選通信號延時訓練的步驟如下
(I)先對某一數據組進行寫操作數據選通信號延時訓練，將此數據組的寫操作數據選通信號的延時值設為寄存器本身能設的最大值；
(2)發出寫操作;
(3)發出讀操作，讀取步驟(2)的寫操作寫進去的值，檢查此數據組讀取的值是否正
確；
(4)將此數據組的寫操作數據選通信號的延時值逐一減小，每次減小I;每設一個數據選通信號延時值就做一次寫操作，檢查讀取的值與寫進去的值是否一致；
(5)以滿足寫進去再讀出來數據組對應值正確為條件，統計此數據組可配置的寫操作數據選通信號延時值的范圍，即寫進去再讀出來正確的寫操作數據選通信號延時值的最小值與最大值；
(6)完成此數據組的寫操作數據選通信號延時訓練，并按以上步驟完成通道內所有數據組的寫操作數據選通信號延時訓練。本方法的修正步驟之前需要先根據各個數據組寫操作數據選通信號延時可配置的范圍值大小判斷是不需修正的有效值，還是需要修正的無效值
(1)若等于寫操作數據選通信號延時寄存器能設的最大值或者最小值，那么遭遇邊界，為無效值，遭遇邊界的無效值需要根據修正表進行修正；
(2)若大于寫操作數據選通信號延時寄存器能設大的最小值且小于能設的最大值，那么為有效值，修正值和原來值相等。修正是以被修正數據組對應的內存芯片與作為修正基準的內存芯片之間的時鐘信號的飛越總線走線延時差為修正幅度，具體計算方法為將內存芯片相鄰兩兩之間的長度差值記為Ltc和Lw，其中Lw代表內存模組上位于中間的兩個芯片之間的長度差值，Ltc代表其余的相鄰芯片兩兩之間的長度差值；將U、Lw轉化為延時差值Τφ和ΤΨ，Τφ=174ρ8/inch* U，Tw=174ps/inch* Lw ;再將Τφ、ΤΨ轉化為對應寫操作數據選通信號延時寄存器最小單元個數Φ和Ψ，Φ= ΤΦΑ, Ψ=ΤΨΛ，其中t是寫操作數據選通信號延時寄存器最小單元；Φ和Ψ便是用來修正寫操作數據選通信號延時可配置范圍的修正值。本發明方法與JEDEC中定義的復雜的Write Leveling方式比較而言,相同點是都通過內存控制器與內存芯片的交流來完成，不同點是交流反饋方式Write Leveling方式中，控制器在不同DQS延時設置下發出DQS，內存芯片在用內存控制器發來的DQS采樣到Clock從O到I的變化時，從某個數據信號(DQ)反饋，告知控制器當前設置是好的。而本方法是通過控制器在不同DQS延時設置下，先發出寫操作，再發出讀操作，看是否正確來找到寫操作數據選通信號(Write DQS)延時可配置的范圍。得到各個數據組Write DQS延時可配置范圍之后，再經過相應算法得到各個數據組Write DQS延時的最終值。本方法不需要控制器在發出不同Write DQS延時值設置時等待內存芯片的特定信號反饋，內存芯片也不需要在發現Write DQS能正常采樣Clock時給內存控制器輸出一個指定信號，而是通過寫數據進去再讀出來比較看是否正確，這樣的方法簡單實用，容易操作，且不論內存模組是使用16位位寬、8位位寬還是4位位寬內存芯片，內存模組端的內存芯片的分布是否均勻，本發明方法均適用。
圖I是通過訓練加修正合理配置寫操作數據選通信號(Write DQS)延時值的原理框圖。圖2是印制電路板(PCB)設計延時等長要求示意圖。圖3是滿足DDR3無緩沖雙列直插內存模組設計規范的8位位寬組成的內存模組的時鐘信號(Clock)的飛越總線(Fly-By Bus)走線示意圖。圖4是修正值Φ和修正值Ψ計算方法示意圖。圖5是針對8個最小值與8個最大值的修正表。圖6是寫操作數據選通信號(Write DQS)延時值計算方法示意圖。
具體實施例方式下面結合附圖和實施例對本發明作進一步詳細說明。目前在DDR3的內存模組(Module)中，由8位位寬內存芯片組成占絕大多數，本發明方法具體講述8位位寬組成的內存模組的寫操作數據選通信號(Write DQS)延時配置方法。本發明方法以滿足DDR3無緩沖雙列直插內存模組設計規范(DDR3 SDRAM UnbufferedDIMM Design Specification)的8位位寬組成的內存模組為例,來示意每個數據組數據選通信號延時訓練(Write DQS Training)結束后的最小值及最大值的具體修正方法，并通過 Write DQS延時值計算方法，計算得到各個數據組最終的Write DQS延時值。圖I示出了通過訓練加修正合理配置Write DQS延時值的原理。如圖I所示，本發明方法，為實現DDR3中Write DQS延時合理配置，步驟如下
(1)印制電路板(PCB)設計中，通道(Channel)內所有數據組做嚴格延時等長控制，而非線長等長控制，并且需要計入內存控制器芯片內部封裝延時；
(2)開始寫操作數據選通信號延時訓練(WriteDQS Training)之前，完成訓練所需的基本配置先給每個數據組配置一個能夠滿足基本的讀操作的參數，包括控制器接受數據窗口開啟的時機、讀操作中DQS針對DQ的延時，再給每個數據組配置寫操作中DQ針對DQS的延時；
(3)開始訓練，先完成數據組O的訓練，步驟如下
a、將數據組O的WriteDQS的延時值設為寄存器本身能設的最大值，假設為N ；
b、發出寫操作；
C、再發出讀操作去讀剛寫進去的值，檢查讀出來數據組O對應值是否正確；
d、將數據組O的WriteDQS的延時值逐一減小,每次減小1，每設一個延時值就做一次寫操作，看讀出來的值和寫進去的值是否一致；
e、以滿足寫進去再讀出來數據組O對應值正確為條件，統計數據組O的WriteDQS延時值的可配置范圍，記為
，Omin為滿足條件的最小值，Omax為滿足條件的最大值；
f、完成數據組O的訓練。(4)按照步驟(3)的方法,完成通道內所有數據組的Write DQS Training,統計得到所有數據組Write DQS延時可配置的范圍如下
弟7數據組[7min，7max]
弟6數據組[6min，6max]
弟5數據組[5min，5max]
弟4數據組[4min, 4max]弟3數據組[3min，3max]
弟2數據組[2min，2max]
弟I數據組[lmin，Imax]
第O數據組[Omin, OmaJ
每個數據組包括一個最小值與一個最大值，8個數據組將對應8個最小值與8個最大值。(5)制作相應修正表，對8個最小值與8個最大值進行修正。修正表的制作利用的是，內存模組的時鐘信號的飛越總線在相鄰兩兩內存芯片之間的延時差值。修正后，所有數 據組Write DQS延時可配置的范圍變為(r僅為了區分修正前后的值，無確定涵義)
弟 7 數據組[7min_r，7max_r]
弟 6 數據組[6min_r，6max_r]
弟 5 數據組[5min_r，5max_r]
弟 4 數據組[4min_r，4max_r]
弟 3 數據組[3min_r，3max_r]
弟2數據組[2.1，2max_J 弟 I 數據組[lmin-r，Imax-J 第 O 數據組[0min_r，OmaxJ
(6)對8個最小值與8個最大值進行修正之后，通過Write DQS延時值計算方法，得到各個數據組Write DQS延時最終值。(7)將各個數據組Write DQS延時最終值寫入相應的延時寄存器，控制相應寫操作時序。圖2示出了印制電路板(PCB)設計延時等長要求。如圖2所示，數據組與數據組之間也得保持嚴格的延時等長控制。通常在DDR3的PCB設計中，都需要數據組與數據組之間做延時等長控制。但是本發明方法中，要求數據組與數據組之間做嚴格的延時等長控制，數據組與數據組之間的延時差值要求很小。控制數據組與數據組之間的等長，是通過控制各個數據組的DQS的等長來實現。嚴格的延時等長控制主要包括三點。第一點，在PCB設計中，等長控制，按照總延時來控制，而不按照總線長來控制，原因是表層走線和內層走線的單位長度延時值也不一樣，總延時等于各段走線的延時總和；第二點，總延時計算的兩個端點，其中一個端點為內存插槽引腳，另外一個端點在內存控制器內部，即總延時需要計入內存控制器所在芯片的芯片內部引腳封裝延時；第三點，數據組與數據組之間的總延時的差值要控制在40ps以下。圖中TDCTTD7分別對應表示數據組O至數據組7的DQS的延時值。開始寫操作數據選通信號延時訓練之前，完成訓練所需的基本配置。先給每個數據組配置一個能夠滿足基本的讀操作的參數，包括控制器接受數據窗口開啟的時機、讀操作中數據選通信號(DQS)針對數據(DQ)的延時，再給每個數據組配置寫操作中數據(DQ)針對數據選通信號(DQS)的延時。因為本發明方法中使用的Write DQS Training，對內存本身只是低強度的讀寫，這三點基本參數配置要求比較低。根據固態技術協會(JEDEC)的定義，控制器接受數據窗口開啟的時機只要選在讀準備(Read Preamble)過程中就可，可配置的寬度大于O. 9個時鐘周期。讀操作中數據選通信號(DQS)針對數據(DQ)的延時，和寫操作中數據(DQ)針對數據選通信號(DQS)的延時都是配置為O. 25個時鐘周期。按照Write DQS Training方法,完成各個數據組的選通信號延時訓練,統計得到所有數據組Write DQS延時可配置的范圍。該發明方法，統計得到的所有數據組Write DQS延時可配置的范圍通常需要修正。需要修正的原因主要有兩方面一方面是Write DQS延時寄存器本身有最大值及最小值限制，因為寄存器本身通常不能設置為負值，最小值通常為0，最大值通常最大不超過I個時鐘周期；另一方面，根據固態技術協會(JEDEC)的定義，內存芯片接收到控制器發來的數據選通信號上升沿與時鐘的上升沿相位差不能超過O. 25個時鐘周期，也就是說每個數據組Write DQS延時值能滿足寫進去讀出來正確的范圍寬度為O. 5個周期左右。而時鐘信號的飛越總線走線經過8位位寬組成的模組的第一個內存芯片與最后一個內存芯片之間的物理延時差很大，這樣就導致8個max值和8個min值中有部分值會遭遇邊界，遭遇邊界的值 為無效值，這些無效值需要修正。修正的原理主要有兩方面，一方面是滿足DDR3無緩沖雙列直插內存模組設計規范(DDR3 SDRAM Unbuffered DIMM Design Specification)的 8 位位寬組成的內存模組，內存芯片的擺布對稱均勻，有規律。圖3示出了滿足DDR3無緩沖雙列直插內存模組設計規范的8位位寬組成的內存模組的時鐘信號的飛越總線走線。如圖3所示，同步隨機動態存儲芯片(SDRAM)在內存模組上均勻分布，時鐘信號的飛越總線走線，在左邊4個SDRAM (SDRAMO, SDRAMU SDRAM2、SDRAM3)相鄰兩兩之間的走線長度值相同，這個長度值都為Ltc，在右邊4個SDRAM (SDRAM4、SDRAM5、SDRAM6、SDRAM7)相鄰兩兩之間走線長度值相同，這個長度值也都為U，SDRAM3和SDRAM4之間的走線長度值為Lw。也就是說，整個內存模組上內存芯片相鄰兩兩之間的長度差值只有兩個，U和Lw。修正原理的另一方面是，滿足DDR3無緩沖雙列直插內存模組設計規范的8位位寬組成的內存模組上，時鐘信號的飛越總線走線依次經過SDRAMO、SDRAMU SDRAM2、SDRAM3、SDRAM4、SDRAM5、SDRAM6、SDRAM7。假設Write DQS延時寄存器本身沒有最大最小值限制，理論上應會出現
^min〉6min〉5min〉4min〉8min〉3min〉2min〉lmin〉0min
^max〉6max ^ ^max〉4max ^ ^max ^ ^max ^ ^max〉lmax〉0max
可以看出7min理論上最大，遭遇最小值邊界概率最小，通常不需要修正；8個max值之間的大小關系可以看出Omax作理論上最小，遭遇最大值邊界概率最小，通常不需要修正，因此將7min及Omax作為修正的基準值。也就是說，8個最小值和8個最大值中，遭遇邊界的無效值就用7min或Omax為基準進行修正。制作修正表時，需要將內存芯片相鄰兩兩之間的長度差值轉化為延時差值Τφ和ΤΨ，然后再轉化為對應Write DQS延時寄存器最小單元個數Φ和Ψ。如圖4所示，通常情況下，Ltc和Lw均為內層走線。Φ= (174ps/inch) * L0/tΨ= (174ps/inch) *LW/1
t是Write DQS延時寄存器最小單元，單位為ps。Ltc和Lw的單位為inch。圖5示出了針對8個最小值與8個最大值的修正表。修正時，首先根據值大小判斷是為有效 值還是無效值，
(I)如果等于Write DQS延時寄存器能設的最大值或者最小值，那么遭遇邊界，為無效值，遭遇邊界的無效值需要根據修正表進行修正。修正時以7min或Omax為基準的，以被修正數據組對應的內存芯片與內存芯片7或者內存芯片O之間的時鐘信號的飛越總線走線延時差為修正幅度。(2)大于Write DQS延時寄存器能設大的最小值且小于能設的最大值，那么為有效值，修正值和原來值相等。將8個各個數據組的Write DQS延時可配置的范圍修正以后，接下來，在已修正的8個最小值和8個最大值基礎上，根據相應Write DQS延時值計算方法計算出最終結果值。圖6示出了每個數據Write DQS延時的最終值計算方法。本發明方法中，每個數據組修正之后Write DQS延時可配置最小值與最大值分別求算術平均值，作為各個數據組Write DQS延時最終值。將這些最終值寫入相應寄存器，用來控制寫操作時序。
權利要求
1.一種通過訓練加修正配置DDR3中數據選通信號延時的方法，其特征在于，包括如下步驟 步驟一印制電路板PCB設計中，通道內所有數據組做嚴格延時等長控制； 步驟二 進行寫操作數據選通信號延時訓練所需的基本配置，給每個數據組配置一個能夠滿足基本的讀操作的參數，包括控制器接受數據窗口開啟的時機、讀操作中數據選通信號針對數據的延時、寫操作中數據針對數據選通信號的延時； 步驟三進行通道內所有數據組的寫操作數據選通信號延時訓練，然后統計得到所有數據組寫操作數據選通信號延時可配置的范圍； 步驟四根據內存模組的時鐘信號的飛越總線在相鄰兩兩內存芯片之間的延時差值來制作修正表，并根據修正表修正各個數據組寫操作數據選通信號延時可配置的范圍； 步驟五對各個數據組的修正后寫操作數據選通信號延時可配置的最大值與最小值分別求平均值，將該平均值作為寫操作數據選通信號延時最終值； 步驟六將各個數據組的寫操作數據選通信號延時最終值寫入相應的延時寄存器，控制相應寫操作時序。
2.根據權利要求I所述的方法，其特征是所述嚴格延時等長控制是指從內存控制器芯片內部延時加上PCB板上的各段PCB走線的總延時，在數據組與數據組之間保持嚴格的總延時等長，而非線長等長控制，且總延時需要計入內存控制器所在芯片的芯片內部引腳封裝延時。
3.根據權利要求2所述的方法，其特征是所述數據組與數據組之間總延時的差值需要控制在40ps以下。
4.根據權利要求I所述的方法，其特征是所述控制器接受數據窗口開啟的時機需選擇在讀準備過程中，可配置寬度大于O. 9個時鐘周期；所述讀操作中數據選通信號針對數據的延時、寫操作中數據針對數據選通信號的延時均配置為O. 25個時鐘周期。
5.根據權利要求I所述的方法，其特征是所述寫操作數據選通信號延時訓練的步驟如下 (1)先對某一數據組進行寫操作數據選通信號延時訓練，將此數據組的寫操作數據選通信號的延時值設為寄存器本身能設的最大值； (2)發出寫操作; (3)發出讀操作，讀取步驟(2)寫操作寫進去的值，檢查此數據組讀取的值是否正確； (4)將此數據組的寫操作數據選通信號的延時值逐一減小，每次減小I;每設一個數據選通信號延時值就做一次寫操作，檢查讀取的值與寫進去的值是否一致； (5)以滿足寫進去再讀出來數據組對應值正確為條件，統計此數據組可配置的寫操作數據選通信號延時值的范圍，即寫進去再讀出來正確的寫操作數據選通信號延時值的最小值與最大值； (6)完成此數據組的寫操作數據選通信號延時訓練，并按以上步驟完成通道內所有數據組的寫操作數據選通信號延時訓練。
6.根據權利要求I所述的方法，其特征是所述修正之前需要先根據各個數據組寫操作數據選通信號延時可配置的范圍值大小，來判斷是不需修正的有效值，還是需要修正的無效值(1)若等于寫操作數據選通信號延時寄存器能設的最大值或者最小值，那么遭遇邊界，為無效值，遭遇邊界的無效值需要根據修正表進行修正； (2)若大于寫操作數據選通信號延時寄存器能設大的最小值且小于能設的最大值，那么為有效值，修正值和原來值相等。
7.根據權利要求6所述的方法，其特征是所述修正是以被修正數據組對應的內存芯片與作為修正基準的內存芯片之間的時鐘信號的飛越總線走線延時差為修正幅度，具體計算方法為將內存芯片相鄰兩兩之間的長度差值記為Ltc和Lw，其中Lw代表內存模組上位于中間的兩個芯片之間的長度差值，U代表其余的相鄰芯片兩兩之間的長度差值；將U、Lw 轉化為延時差值 Τφ 和 ΤΨ，T0=174ps/inch* U，Tw=174ps/inch* Lw ;再將 Τφ、ΤΨ 轉化為對應寫操作數據選通信號延時寄存器最小單元個數Φ和Ψ，Φ= ΤΦΑ, Ψ=ΤΨΛ，其中t是寫操作數據選通信號延時寄存器最小單元；Φ和Ψ便是用來修正寫操作數據選通信號延時可配置范圍的修正值。
全文摘要
本發明公開了一種通過訓練加修正配置DDR3中數據選通信號延時的方法，以實現合理配置數據組的寫操作數據選通信號延時值。本發明方法主要是通過訓練找出每個數據組能完成正常寫入再讀出正確的Write DQS延時值的范圍，再根據時鐘信號的飛越總線走線經過所有內存芯片相鄰兩兩之間的延時差值，對Write DQS延時值范圍進行修正，最后對各個數據組的修正后Write DQS延時可配置的最大值與最小值分別求平均值，作為最終的每個數據組的Write DQS的延時值。本發明通過寫數據進去再讀出來的方式比較是否正確，簡單實用，容易操作。
文檔編號G06F13/20GK102637155SQ20121000499
公開日2012年8月15日 申請日期2012年1月10日 優先權日2012年1月10日
發明者吳少剛, 周國強, 張斌, 張福新, 錢宇力 申請人:江蘇中科夢蘭電子科技有限公司