直流或交流電場輔助退火的制作方法

專利名稱：直流或交流電場輔助退火的制作方法
本申請是2000年3月29日提交的名為“DC Electric FieldAssisted Anneal”的美國專利申請09/538,309號的后續申請，該申請可供本文參考。
本發明涉及到用來控制半導體襯底中的摻雜物擴散的一種方法和裝置。
隨著半導體器件結構尺寸的縮小，為了控制日益縮小的結構必須采取越來越精密的控制。越來越小的結構的位置和尺寸需要有精密的控制才能保證精確的布局。在尺寸很小的情況下，錯位和/或結構尺寸的微小誤差都會產生廢品或次品器件。半導體器件的制造工藝需要提高精度以產生理想的結構。
快速熱處理被廣泛地用于在半導體襯底中擴散摻雜物。在快速熱處理過程中，用一個諸如燈或是加熱板的輻射源將工件快速加熱到指定溫度。然后用輻射源將工件保持在這一溫度。再按照一定的控制程序用輻射源使工件快速冷卻。在這種典型工藝的每一個步驟中(利用一個檢測工件的紅外線輻射的高溫計或是熱電偶)檢測晶片溫度并且提供溫度的反饋控制。當工件升溫到足夠的溫度時，開始在工件內擴散某種物質。進而，擴散的速度主要是工件溫度的函數。另外，擴散的范圍是溫度值和這一溫度上的時間的因數。因此，如果工件是一個半導體晶片，而熱處理是用來執行摻雜物退火的快速熱處理，為了在半導體晶片上的各個位置實現摻雜物原子的均勻擴散，必須對晶片溫度進行精確的控制。
按照先進的絕緣體加硅片技術需要比3℃3-西格馬溫度控制更好地控制摻雜物的擴散。然而，因為現有技術的快速熱處理設備的限制，目前只能達到5-6℃3-西格馬溫度控制。許多因素對溫度控制問題都有影響。這其中包括艙室氣流，艙室門和機械手，晶片定位中心，以及燈加熱速度慢的限制。
關于艙室氣流，由于加工氣體分布在晶片上存在熱梯度。在快速熱處理設備中引入一種(反應或是惰性的)加工氣體。快速熱處理設備不是一個熱均衡系統(僅有工件及其支撐結構被加熱)。因此，進入的氣體是冷的，但是氣體在通過晶片時被進入，再從艙室中排出。這種因素會產生溫度梯度，靠近氣體入口處溫度較低，而靠近艙室的氣體出口處溫度較高。當晶片被放入艙室時，這種梯度就會反映在晶片上。為了緩解這種影響而旋轉晶片。然而，在采用旋轉晶片的現有技術的系統中，盡管緩解了梯度的影響，仍然遺留下一個特殊問題，那就是晶片旋轉的溫度脈動周期在固定的高溫計的信號中非常明顯。由于缺少對燈區的控制，無法降低這種脈動，因而在晶片邊沿上會產生局部的熱點和冷點。這些熱點和冷點會直接導致芯片不能滿足性能指標。
另外，艙室門和晶片保持設備也會在晶片上造成熱梯度。與上述的情況類似，因為在加工艙室中必須有一個門，并且需要將機械手通過艙門插入工件，在艙門處對艙室內部有冷卻的影響。來自輸送艙室的冷氣或是室溫空氣會使門的區域冷卻；機械手的端部零件具有散熱作用，也會使門的區域冷卻。因此就會產生熱點和冷點，從而導致芯片不能滿足性能指標。
在現有技術的目前狀態下，快速熱處理設備用一個(完全邊沿接觸的)套環支撐著晶片。如果支撐“邊沿環”內的晶片中心不能精確到0.010-0.015英寸以內，就會在晶片邊沿上產生熱點和冷點。采用晶片旋轉來校正不均勻的受熱，達到一種準穩定狀態，晶片的任何充分的擾動都會使晶片向心加速直至其脫離中心。因此就會由于晶片定位而產生熱點和冷點。同樣會導致芯片不能滿足性能指標。
關于燈加熱旋轉速度的限制，因為W-鹵素燈都裝有包含氣體的外罩，外罩會儲存大量的熱量。儲存的熱量會衰減進入燈內的高頻信號。另外，隨著艙室旋轉速度按照熱處理設備設計轉速(200mm工具的轉速是90RPM；300mm工具的轉速可達150到300RPM)的增加，越來越難以通過對燈的控制來衰減與溫度波動有關的旋轉。
目前狀態下的快速熱處理技術在摻雜物擴散和熱積聚匹配上存在限制。關于擴散的限制，許多技術是采用大量和膚淺的摻雜物注入并隨之退火來實現激勵和擴散，獲得一種淺薄均勻的摻雜物剖面圖。由于擴散范圍的要求，需要使用高溫的分批處理爐。然而，隨著晶片尺寸的增大，這些現有技術有一個特殊的問題，因為用高溫分批處理爐生產晶片產量下降。這樣就需要有一種能夠從整體上提高擴散速度的手段來實現單一晶片的快速熱處理退火。
關于熱積聚匹配問題，現有生產線的目標是在所有步驟中限制批量和單一晶片的熱處理。例如，它要求能夠在分批處理爐CVD處理器和單一晶片快速熱CVD處理器中形成隔離氮化膜。但是，因為批量處理工具要將一組125個晶片在750℃溫度下保持一小時以上，而單一晶片處理器僅僅將每個晶片在750℃溫度下保持兩分鐘。最終的結果是采用批量氮化淀積形成的晶體管的器件特性與采用單一晶片淀積形成的晶體管有所不同。造成這種不同的原因在于兩種系統中在一定溫度上的時間有明顯的不同。因而就需要有一種手段能夠單一晶片處理的總擴散時間，而同時又保持相同的熱剖面圖。
本發明涉及到一種方法，用于在半導體器件中形成理想的接合剖面。在半導體襯底中引入至少一種摻雜物。將半導體襯底和至少一種摻雜物退火，同時將半導體襯底暴露于一個DC和/或AC電場，從而將至少一種摻雜物擴散到半導體襯底內部。
本發明還涉及到一種裝置，用于在半導體器件中形成理想的接合剖面。該裝置包括用來為內部已經擴散有至少一種摻雜物的半導體襯底退火的裝置。退火裝置包括至少一個熱源。該裝置還包括用來產生DC和/或AC電場并且在退火的同時將半導體襯底暴露于這一DC和/或AC電場的裝置。
本領域的技術人員根據以下的具體說明就能夠理解本發明的其它目的和優點，說明書和附圖僅僅是借助于對本發明最佳實施方案的說明來描述本發明的最佳實施例。從中可以看出本發明還可以有其它的不同實施例，并且在本發明的范圍內能夠從各個方面對其若干細節進行修改。因此可以說，附圖和說明的作用是用于解釋而并非限制。
結合附圖閱讀說明書有助于更清楚地理解本發明的上述目的及其優點，在附圖中

圖1a,1b,1c和1d代表本發明在結構上的四種不同實施例的截面圖；圖2a,2b,2c和2d代表本發明在結構上的四種不同實施例的俯視透視圖；圖3表示本發明在結構上的另外一個實施例的截面圖；圖4的曲線代表聚集在半導體襯底內的磷摻雜物和半導體襯底內部深度之間的關系；
圖5表示本發明在結構上的再一個實施例的截面圖；圖6的曲線表示AC電場隨時間變化的模擬結果；圖7的曲線表示電場應力的模擬結果及其影響；以及圖8的曲線表示1HZ到60HZ頻率的模擬結果。
本發明為工業RTA工具中的薄層接合產品提供了一種更加便于控制和便于制造的方法和裝置。按照本發明，摻雜物可以被激活而形成目前和未來所需的薄層接合。本發明利用電場的“幫助”通過在局部范圍內促進熱擴散來控制摻雜物擴散。
本發明提供了在半導體器件中形成理想的接合剖面圖的一種方法。將至少一種摻雜物引入一個半導體襯底，例如是一個硅晶片。可以采用任何適當的方法在半導體襯底內引入摻雜物。例如是采用離子注入方法引入摻雜物。本發明可以在半導體器件制造過程中摻雜物發生激活/擴散的各個階段中使用。
在半導體襯底中引入摻雜物之后，通過對半導體襯底和摻雜物執行退火工序將摻雜物激活。在退火的同時使半導體襯底和摻雜物暴露于一個DC和/或AC電場。
在本發明的說明書中，退火是按照快速熱退火(RTA)方式執行的。在半導體器件制造業中普遍采用RTA和其它快速熱處理來產生一定的構造。RTA工藝的處理時間短，特別是在最大溫度下的時間很短。
按照本發明，執行退火的溫度大約是900℃到1150℃。
典型的襯底溫度是在大約3秒到10秒的周期內從室溫升高到最大處理溫度。一般來說，升高到最大處理溫度所用的時間越短越好。在溫度升高到最大的過程中，溫度往往有一或多次停滯，在停滯時保持一段時間。
維持最大溫度的典型時間大約是0.5秒到10秒。可以在一個時間周期內維持最大溫度，或是在一或多個時間周期內降到最大溫度以下，再恢復到最大。
在最大溫度下經過指定的處理時間后，降低半導體襯底的溫度。降溫的速度越快越好。這樣，溫度在大約10秒到60秒的周期內下降到接近室溫。
另外，按照本發明的退火所執行的時間大約是0.5秒到10秒。
此外，在退火過程中可以改變壓力。按照本發明，可以通過施加電場來改變快速退火處理工具內部的壓力。如下文所述，這樣就能降低壓力，有助于防止電弧和/或放電。
在退火過程中，本發明通過施加電場來控制摻雜物的擴散。對擴散的控制包括加強和延緩擴散。盡管上文是針對形成很薄的接合層的情況而言，在某些情況下仍需要加強摻雜物的擴散。
按照本發明的一個實施例，在快速熱處理艙室中引入暫時和空間上變化的電場。然后用這一電場抵消上文所述作為熱處理溫度控制中的特殊問題的熱效應，并且/或是用這一電場來調節擴散量，如上文所述，這是一種具體的技術問題。
施加AC或是“交流”電場能夠在電場變化的兩個方向上促進摻雜物擴散。如果在快速熱處理過程中施加一個AC電場，就能從總體上增加擴散。
如上所述，艙室氣流；艙室門和機械手；以及晶片定位中心都會造成溫度不均勻，它的頻率隨著晶片旋轉速度而波動。可以用高溫計來檢測這些溫度波動，然而，燈控制系統無法補償這種波動。按照本發明，在處理艙室內的一個位置上安裝一個AC電場發生器，電場線會穿透工件表面并且作用于摻雜物。電場發生器是這樣定位的，讓AC電場能夠在晶片邊沿附近產生。可以用一個小器件僅僅在艙室的一個區域內產生電場。然后用高溫計信號作為控制信號，AC電場強度按照晶片旋轉頻率和相位角振蕩，在晶片上最冷的部位通過電場時，使電場達到最大。這樣，盡管晶片的溫度控制沒有改善，對摻雜物擴散的控制從總體上得到了改善，這樣就能改善接合激活退火的Leff控制，從而改善對芯片性能的控制。Leff是一個FET的電溝道長度。
如果在艙室內裝設較大的電場發生器，讓交流電場均勻地穿透工件表面，在快速熱退火過程中就能夠在晶片上的所有各點增加擴散。采用這種方法可以提高擴散或是快速熱處理的效率。通過調節電場的強度可以使總擴散量(或者熱量積聚)或是單一晶片處理和分批處理爐相匹配。可以增加在單一晶片處理過程中的總擴散量，在需要高級摻雜物擴散時能夠給處理步驟帶來明顯的技術上的好處。
AC電場采用的頻率大約是0.5HZ到60HZ，最典型的頻率是0.5HZ到2HZ。AC電場的峰-峰值的典型范圍是10,000v/cm到100,000v/cm。
在采用AC電場的一種典型結構中，采用一個典型RTA工具的柵格作為上電極，而將保持晶片的卡盤作為下電極。將本征晶片作為一個電極，把光照射到被加熱的晶片上。可以對本征晶片施加所需的電壓。將晶片上或是石英板上的一個薄金屬膜充電到所需的電位。可以隨著位置來改變電場強度，以便校正熱點和改善均勻性。
在另一個實施例中，在許多半導體器件結構中僅僅是特別關注垂直的摻雜物擴散剖面圖。例如是垂直雙極晶體管的發射極-基極節點。在這一關鍵性能確定的結構中，發射極多-硅摻雜物進入基極硅的擴散量決定了基極的寬度。按照標準的工藝，僅僅是由熱效應來控制擴散。因此，受到每個快速熱處理艙室所限，降低了處理的均勻性，這樣就會降低雙極晶體管芯片性能的均勻性。然而，按照本發明的改進，采用電場加強的擴散來補償熱擴散在晶片的冷區域內的不足。這樣還能進一步改善總體上的性能分布。在這種情況下，因為擴散基本上僅僅是在垂直方向，可以用一個一維AC電場或是DC電場來控制擴散。然而，在各種情況下，因為電場強度必須由晶片的位置來控制，并且與晶片的旋轉同步，要求電場具有時間和空間上的變化。
圖6表示在1000℃下在1HZ AC電場中經歷20分鐘后對2.0E13硼阱劑量的模擬結果，顯示出擴散在10000v/cm固定場強下隨著時間變化和時間的變化。
圖7表示擴散在固定的30分鐘時間內隨著場強的變化。圖8顯示出當AC電場頻率提高(60HZ)時對擴散的促進能力減弱。在60HZ時獲得最佳性能。
在DC電流的情況下，可以通過對施加的電場特性進行控制來控制摻雜物的擴散，例如是控制其極性，強度，和/或方向，或者是相對于硅晶片表面的法線的角度。
例如，DC電場的極性是可以改變的。DC電場的極性可以隨著摻雜物的電荷以及希望對摻雜物的運動施加的影響而改變。例如，可以用一個正DC電場來延緩負摻雜物的擴散。另一方面，可以用正DC電場來促進正摻雜物的擴散。按照一個具體的例子，如果注入的摻雜物是As+，就應該施加一個負電場，將As+原子吸向表面。另一方面，如果注入的摻雜物是負離子例如B-，就應該施加一個正電場吸引其朝著表面分布。可以通過自由載流子屏蔽來降低施加電場的強度。一般來說，在擴散加快時采取較強的屏蔽。
至少是在已經引入摻雜物的半導體襯底表面附近產生電場。如果半導體襯底正在經歷退火并且DC電場處在正上方位置，至少能在半導體襯底的上表面上產生電場。這一DC電場會進入半導體襯底．對于劑量大約為1015cm-2的摻雜物注入，由DC電場強度達到的深度所限定的電場屏蔽深度大約是0.1μm到O.2μm，電場在這一深度下降到其在硅片表面上的值的1/e。控制半導體襯底上及其內部的DC電場特性就能夠控制摻雜物的擴散。
半導體襯底表面上、下已經引入摻雜物的每一個部位都會承受這一DC電場。或者是讓半導體襯底表面上、下已經引入摻雜物的區域承受特性可以改變的DC電場。在這種情況下，場強，方向，和/或其它特性可能有所不同，取決于其在半導體襯底上的位置。如果DC電場特性在半導體襯底的整個表面上或是表面以下都是相同的，在執行本發明方法的過程中還可以改變DC電場特性。
退火和暴露于電場不一定總是要同時執行。例如，可以在一個簡短的周期內對半導體襯底退火，不需要暴露于AC或DC電場。然而需要保持在退火溫度才能使輔助電場起作用。因為它受到活躍的摻雜物原子的電場遷移性與其質量擴散系數之間的Einstein關系所體現的熱力學限制。
可以用下面的公式來描述熱力學，摻雜物的遷移性，以及質量擴散和其它因素的相互關系。
在公式中采用了CGS單位．可以用以下公式來描述摻雜物的局部通量J(x)→=-D(C)▿C→(x)-Z•μ(x)E(x)→]]>式中的x是從晶片表面進入晶片體內的距離；C(x)是有用的摻雜物離子的局部數量濃度(cm-3)；Z是摻雜物離子的充電狀態q是單位電荷；k是Boltzmann常數；T是華氏的晶片溫度；
D是由溫度來決定的有用摻雜物的擴散系數，單位是cm2/sec；E(x)是施加的電場強度V/cm；以及μ是摻雜物離子本身而不是與其相聯系的自由載流子的遷移性。
遷移性和擴散系數之間保持的Einstein關系可參見S.M.Hu,“Diffusion in Silicon(硅擴散性)”in“Silicon and Germanium(硅和鍺)”in Atomic Diffusion in Semiconductors(半導體中的原子擴散)，D.Shaw,(ed.)Plenum,London(1973),p.294ff.:
μ (x)=(q/kT)·D(x)因此擴散公式為∂C(x)/∂t)=▿→•J(x)→]]>對于摻雜物變成了漂移擴散公式，用來模擬模型載流子輸送中遇到的情況(∂C(x)/∂t)=▿→•(D(x))+Z(q/kT)[▿→•(D(x)C(x)E→(x)]]]>圖4的曲線代表在半導體襯底內的磷摻雜物濃度和進入襯底的深度之間的關系。所示為注入摻雜物剖面圖以及在大約1000℃下退火6秒之后，在0以及+/-0.05MV/cm的DC電場下的剖面圖。注意到正電場會明顯的延緩負磷離子的擴散，而負電場會促進擴散。從理論上來說，DC電場會由于累積或是反作用的自由載流子的存在而受到強烈的屏蔽。圖中沒有反映出這種作用。然而，如果場強達到0.01到0.5MV/cm，在最糟情況下載流子將會出現弱積累或是弱反作用。因此，屏蔽效應很小，可以采用上述的模型。
按照本發明方法的一些實施例，產生的DC電場垂直于半導體襯底表面。按照其它的實施例，產生的DC電場相對于半導體襯底表面有一個角度。將半導體襯底暴露于一個與半導體襯底表面相垂直的DC電場就能夠控制摻雜物的垂直擴散。
按照本發明，也可以用DC電場或是一維的AC電場來控制摻雜物的橫向擴散。有效地控制摻雜物的橫向擴散的一種方法是將半導體襯底暴露于與半導體襯底表面成一個角度布置的DC或一維AC電場。如果采用與半導體襯底表面成一個角度布置的DC或一維AC電場，就能夠控制摻雜物在一個多晶硅FET門電路的邊沿下面的擴散。這樣就能調節FET器件層疊電容(Cov)。
可以按照橫向擴散所需的程度來改變DC或一維AC電場相對于半導體襯底表面的角度。例如，相對于半導體襯底表面成15°角布置的DC或一維AC電場相對于垂直方向可以產生25％的橫向作用。從理論上來說，電場相對于與半導體襯底表面垂直的一條線的角度可以從0°變到90°。按照本發明的實施例，DC或一維AC電場相對于半導體襯底表面的角度足以對摻雜物的橫向擴散產生所需的調制作用。然而，實際中需要考慮到表面附近的電場源的相對位置，這一角度不能超過jmax=tan-1(h/r)，其中的h是電場板在晶片的中心與襯底相距的間隔的高度，而r是晶片的半徑。典型的jmax大約在5°以下。
如果有必要，可以在退火和相對于半導體襯底按一定角度暴露于DC電場的過程中旋轉半導體襯底，這樣能夠獲得均勻的橫向作用。如果不轉動襯底，其作用就會偏向施加電場的方向。在某些情況下也需要這樣。
可以采用各種方式產生DC或AC電場。按照一個實施例，將半導體襯底布置在一個提供電壓源的導電卡盤上。如圖1a所示，卡盤上包括與半導體襯底的整個底面鄰接并且保持接觸的一個表面。
圖1a表示本發明一個實施例的裝置的截面圖。按照圖1a的布局，在硅晶片或是電場源晶片8上事先淀積一個20nm到500nm量級的鎢(W)金屬薄層3。對準電場源晶片8并且使其與需要退火的目標硅晶片2形成水平接觸或者近接觸。事先用金屬化工藝在金屬層3上形成一個10nm到100nm量級的氧化物薄層9。用包括電場源晶片8，金屬層3和氧化物/石英層9的金屬-氧化物晶片構成電場源的一個電極。在金屬卡盤1下面形成另一個電極。通過在電極之間施加一個0伏到5伏范圍的DC偏置電壓或者是頻率為0HZ到60HZ的0V到5V的AC電壓來產生所需的電場。在圖1a中，另外還在卡盤1和支撐著的晶片上方布置有多個燈4。電壓源V16和V27連接到電場源晶片8和卡盤1上。
卡盤的一部分也可以包括這樣一個表面，它包括至少一個開放的通道，暴露出至少一部分半導體襯底。晶片可以通過其邊沿安裝到一個環形卡盤上，如圖1b所示，或者是按照公知的現有技術的方式采用一個石英銷，如圖1c所示。這樣的卡盤可以包括一個環形部分，它包括一個與環形部分同心的大開口。這樣一個大開口的尺寸大約和半導體襯底一樣大，讓環形部分僅僅在半導體襯底的邊沿附近與半導體襯底嚙合。
圖1b表示與圖1a的實施例相似的另一個實施例的截面圖，區別僅僅是將晶片安裝在一個環形金屬卡盤10上，它僅僅接觸到目標晶片的邊沿。這種卡盤還包括在目標晶片2下面附著到卡盤10上的一個襯底柵格11。在這種情況下，由環形金屬卡盤構成第二電極。
圖1c表示與圖1a的實施例相似的另一個實施例的截面圖。然而，在圖1c中，晶片被水平安裝在支撐銷12上。按照一個實施例，這種銷是空心的石英銷。當然，這種銷也可以采用其它材料并且具有另外的結構。通常至少有三到四個銷支撐著晶片，在圖1c中表示了兩個。如果采用空心銷，鎢絲可以從中穿過。鎢絲可以接觸到落在銷上面的目標晶片的背面，從而構成第二電極。柵格11可以附著在銷上并且用電路連接到鎢絲。
如圖1b和1c所示，布置在目標晶片下面的卡盤或是主體包括一個由多個預制件構成的中心部分。圖1b和1c表示了連接到環形卡盤件或是晶片支撐銷上的一個導電金屬柵格。放置到卡盤或是銷上的半導體襯底可以接觸到這一柵格。柵格可以由鎢絲或是其它適當的金屬制成，或者是在退火采用的溫度范圍內不會熔化或者劣化的合金。這種柵格與下文中所述的布置在半導體襯底附近但是與其不接觸的那種柵格類似。
卡盤可以包括一個夾具。夾具可以包括在上述的環形件中。可以用任何適當的材料制作環形夾具。典型的環形夾具是用金屬制成的。金屬夾具環可以為電場提供接地電壓。
夾具上橫向突出到目標晶片的頂面之上的部分通常突出到不超過0.5mm，并且垂直在表面上方不超過0.25mm。如下文所述，橫向突出通常足以提供機械的穩定性和良好的電接觸，但是不夠阻擋由上電極產生的電場。垂直突出量通常是很小的，讓上電極能夠水平地接近到被夾住的目標晶片附近。如果電源電極需要接觸到目標晶片，上述的這種夾具就無法使用了。
采用環形夾具有利于降低熱質量，從而有助于半導體襯底溫度本身快速下降。在采用這樣的結構時，為了保證電場在晶片的面上均勻分布，可以布置一個與半導體襯底和環形卡盤環相接觸的精細的絲網柵格，它和下文所述用做電場的另一個極板的柵格類似。這種絲網柵格有助于產生更加均勻的電場，并且盡量減少熱質量的增加。
圖1d表示本發明的又一個實施例，將一個電場源晶片8布置在目標晶片的兩側。夾在兩個電場源晶片之間的目標晶片被布置在一個卡盤1上。如果需要產生均勻的電場，往往就需要采用電場源晶片。
為產生電場還可以包括布置一種導電材料的柵格，例如圖2a,2b和2c所示的線或者是一種用金屬薄膜制成的導電板。如果需要產生空間上變化的電場，往往就需要采用柵格式的電場源。柵格或是板被布置成與半導體襯底的局部表面接近但是不接觸。然而，如果用一個氧化層將柵格或是板隔離，接觸也是容許的，只要夾具象上述那樣有一個突出部分就能防止接觸。
柵格從含義上說包括許多通道。柵格通道對于退化燈發出的熱輻射是實際的通道，通過的輻射很少被吸收。然而，如果上電極是用連續的金屬-石英/氧化物疊層構成的，熱輻射就會受到目標晶片的阻擋。然而，通過疊層傳熱只需要0.5秒就能通過這些層傳播到目標晶片，有些輻射最終被目標晶片吸收作為摻雜物退火的有效熱量，這正是本發明的目的。
可以用一種適當的導電材料制作柵格，其結構例如是圖2a,2b和2c所示的柵格-石英或-氧化物疊層。這種金屬或其他適當的金屬或是合金在所需的退火溫度下不會熔化和/或卷曲。按照一個實施例，用鎢絲制成柵格。具有足夠高熔點的其他合適的金屬和合金包括鉻(Cr)，鎳(Ni)，鉑(Pt)，鈦(Ti)和NiCr。
圖2a中的第一絲網柵格層面可以用淀積的石英或氧化物與電場源晶片襯底隔開10nm到100nm的距離。第一絲網柵格層面是厚度為100nm到500nm的平行鎢絲構成的圖形。可以由施加電場時需要的空間變化程度來限定與晶片的面平行的絲線的寬度。然而，所需的寬度應該足夠在每條絲線的一端用絲焊連接到一條外部導線例如是鎢或銅線。外部導線可以連接到產生電場的DC或AC電壓源。
圖2a表示本發明一個實施例的裝置的透視圖，圖中用一層鎢絲編織成矩形柵格。在一個裸露的硅晶片13上淀積一個100nm的石英或氧化物薄層14。在淀積石英或氧化物層14之后形成一層平行的鎢絲15。可以采用簡單的掩模工藝形成這種絲線。
可以用相同的方法形成淀積的另一個100nm的石英或氧化物薄層16，它可以和鎢絲的正交列分開。可以通過絲焊形成絲線間的接觸點。在第二絲網柵格層面17上可以淀積又一個石英或氧化物層18。這樣就能獨立地偏置行和列，并且構成DC電場源的一個電極。在目標晶片的面上可以控制撞擊目標晶片的電場在空間上的變化。目標晶片的背面可以按圖1a,1b,1c或1d的方式支撐。
絲網柵格層面本身可以通過淀積例如上述范圍內的所需厚度的鎢金屬來形成，然后按照公知的現有技術用標準的掩模和蝕刻工藝對金屬層構圖。可以通過淀積另一層10nm到100nm的石英或氧化物將第二絲網柵格層面與第一層面隔開。淀積石英或氧化物的厚度至少應該達到絲線的厚度額外再加上10nm到100nm，為下一層面留出間隙。按照現有技術，也可以淀積更厚的石英或氧化物，然后通過拋光回到所需的厚度。然后可以按照類似于第一層面的方式形成第二層面上的鎢絲，但是絲線的走向與第一層面的絲線正交。在第二層面上可以淀積另外一層100nm到500nm的氧化物或石英薄膜使其鈍化，以免和處在這一電場源晶片下面的需要退火的下層晶片發生短路。
圖2b表示另一實施例的柵格的透視圖，這種柵格構成一個環狀的圖形。可以按照形成圖2a的矩形柵格的類似方式形成圖2b所示的環形柵格19。可以通過淀積石英或氧化物薄膜21和22將基礎晶片13，環形絲線層19和徑向絲線層20隔開。各個環形和半徑之間的連接可以通過層間的交叉完成。絲焊可以形成徑向絲線與AC或DC偏置的接觸。通過徑向絲線可以獨立地偏置環形絲線。
按照形成上述矩形圖形的類似方式也可以形成如圖2b所示的徑向柵格，但是需要采用精細的掩模，這都是公知的現有技術。
圖2c所示的實施例代表圖2a所示實施例的一種簡化形式。在圖2c的實施例中僅僅使用了一層鎢絲23。在鎢絲23頂上可以布置一個石英或氧化物層24。圖2c所示實施例中的絲線按照交叉陰影線的方式構圖，在線的交叉處連接。這樣，矩形柵格的絲線在受到電壓偏置時是等電位的。
圖2d表示用一個薄膜25代替圖2a,2b和2c中的柵格的一個實施例。薄膜可以用上述的鎢或是其他合適的金屬或者合金制成。在薄膜25頂上布置一個石英或氧化物層26。
對上述工藝稍加修改就能夠形成圖2d中的連續的金屬薄膜25，這種薄膜不需要構圖或是第二層金屬。然而，為了防止和下面的需要退火的晶片短路，這種單一金屬層必須按照上述方式鈍化。
本發明進一步的修改可以包括一個屏蔽層，阻止施加的電場進入處理中的晶片。屏蔽層可以用能夠將晶片與施加的電場屏蔽的任何材料構成。按照一個實施例，屏蔽層是由淀積在一個氧化物層上面的一個金屬層構成的。金屬層可以很厚。例如，金屬層的厚度可以達到500nm以上。可以采用任何合適的金屬。按照一個實施例，這種金屬包括一個鎢薄膜。上述的“電場屏蔽掩模”只允許目標晶片上選定的區域接受電場輔助下的退火。
圖3表示一個半導體襯底的截面圖，在半導體襯底的表面上包括一個分成兩件的電場屏蔽掩模或是腐蝕層。圖3還表示了上面裝有半導體晶片32的一個卡盤30。在半導體襯底的各個區域上已經涂上了磷34和硼36。
腐蝕層38是分成兩件的層。這種腐蝕層包括一個氧化物層40和一個金屬層42。在晶片32的表面33上延伸的腐蝕層超過硼區域36的邊緣，但是遠離磷區域34。如圖3中所示，在金屬氧化物掩模的涂有硼的區域一側有一個選擇的石英或氧化物層44。它提供了一個平面，用來接觸或是對準電場源柵格/金屬疊層46。
如圖3所示的電場源柵格/金屬疊層的實施例包括一個晶片48，晶片上面有一個鎢金屬層50，金屬層上面有一個氧化物/石英層52。上文已經具體描述了這種電場源晶片。圖3所示的掩模方案包括腐蝕金屬層，它可以屏蔽施加的電場，使其不能施加到下面的晶片內的摻雜物上，特別是用來遮掩硼，讓這種摻雜物完全暴露于輔助電場的充分作用之下。
電場源柵格/金屬疊層可以布置在半導體襯底的一部分表面上面。或者是電場源柵格/金屬疊層僅僅蓋住半導體襯底的局部。電場源柵格/金屬疊層實際上是由許多局部柵格構成的。僅僅在半導體襯底的一或多個選定部位上布置電場源柵格/金屬疊層或是局部柵格有助于進一步控制摻雜物的擴散。
布置的電場源柵格/金屬疊層與半導體襯底相距的距離是可以改變的，取決于具體的實施例。如圖1a,1b,1c和1d所示，電場源柵格/金屬疊層可以接觸到目標晶片，或者是與半導體襯底相距100nm到500nm。如果布置的電場源柵格/金屬疊層接觸到半導體襯底，如圖2a,2b,2c和2d所示，最頂上的石英或氧化物層能夠提供必要的隔離，在電場輔助退火過程中防止電流流經目標晶片。
為了精密控制電場的分布，電場源柵格包括許多可以獨立偏置的線。另外，柵格也可以包括許多局部柵格。局部柵格本身包括也包括可以獨立偏置的線。這種柵格，每個可以偏置的線和/或每個局部柵格都可以連接到一個電壓源，例如圖1a,1b,1c和1d所示，在晶片的平面上，卡盤/下柵格和電場源柵格之間產生空間變化的電場。如果電場源是由夾在兩個隔離石英/氧化物層之間的均勻的金屬薄膜構成的，目標晶片表面上的電場在目標晶片的平面上就會是均勻的。
進而，柵格或是局部柵格可以在多個位置上形成電接觸。各個位置可以獨立地偏置。按照理想的柵格層次，從理論上來說，采用按照現有技術方式獲得的線路層次就能夠獨立接觸到柵格-線部件。這樣就能進一步精密地控制電場，進而控制摻雜物的擴散。
如上所述，無論何種結構的柵格都具有足以覆蓋半導體襯底整個表面的尺寸。這種柵格能夠在晶片表面上并且與其垂直地產生一個恒定的電場。
為了產生垂直于半導體襯底表面的DC或是一維AC電場，將電場源柵格/金屬疊層與半導體襯底表面平行地布置。如果需要讓DC或一維AC電場和半導體襯底表面有一個角度，就可以相互成一定角度來布置柵格和襯底。如上所述，該角度被限制在Jmax以下。
施加DC電場的強度可以按照具體的實施例而改變。影響場強的一個因素是需要在何種程度上加強或是延緩摻雜物的擴散。半導體襯底表面上的DC電場的場強通常是0.01MV/cm到1.0MV/cm。按照淺層接合半導體技術，摻雜物的穴深度在0.25mm以下，按照現有技術的退火溫度范圍是900℃到1150℃，退火的時間范圍是0.5秒到10秒。在這種情況下，為了加強/延緩n+摻雜物例如是磷或者砷，推薦采用幅值為+/-0.01MV/cm的電場。對于p+摻雜物例如硼的加強/延緩是相反的。為了影響到已經被注入襯底深處的摻雜物的擴散/退火，可能需要更高的電場，例如是0.1到1.0MV/cm。由于載流子屏蔽，目標晶片的襯底表面以下的場強可以隨著進入襯底的深度而變。表面上、下的場強實際上都可以改變。
如上所述，本發明的方法包括在半導體襯底的選定部位上改變和/或降低DC或AC電場強度。這樣就能局部控制摻雜物的擴散。DC或AC電場可以采取各種控制方式。
控制DC電場強度的一種方式是在半導體襯底上已經注入了摻雜物的表面上的至少一部分上提供至少一個腐蝕層。可以采用能夠控制DC或AC電場強度的任何材料，它在所需的退火溫度下應該不會熔化，劣化和/或分解。通常，該腐蝕層減少了DC或AC電場強度。這至少一個腐蝕層可以包括一個金屬層。如上所述，這種金屬的例子有難熔的金屬鎢，鉻，鎳，鉑以及合金NiCr。
這至少一個腐蝕層還可以包括至少一層介質材料。介質層位于半導體襯底表面之上，處在金屬層和半導體襯底之間。介質層可以采用任何介質材料。在至少一個腐蝕層中可以采用的介質材料包括至少一種氮化物和/或至少一種氧化物。可以采用標準的光刻膠掩模技術獲得這種腐蝕層。
介質層的厚度可隨具體情況而變。典型的介質層厚度是20nm。一般來說，介質層的厚度是10nm到100nm。
金屬層的厚度也可隨具體情況而變。其典型厚度如上文所述。
腐蝕層的厚度和成分足以對DC電場產生必要的影響。
可以采用一或多個熱源為襯底和摻雜物退火。熱源可以布置在半導體襯底上已經注入摻雜物的那一側的背面。至少一個熱源的側面正對著柵格的背面。
如果不用腐蝕層，電場源柵格/金屬疊層也可以推進到更加靠近半導體襯底表面但是與其不接觸的位置。可以將柵格變成更小的柵格陣列，能夠選擇激勵或是偏置，在晶片的指定區域中產生所需的局部電場。利用局部柵格可以使控制進一步達到一個晶片上的單個芯片的規模。這對于控制器件性能因其他原因在晶片級上的偏移具有特殊的價值。
本發明還提供了一種在半導體襯底中形成理想接合剖面圖的裝置。本發明的裝置可以用來實施上述的方法。按照本發明的這種裝置包括對已經注入了至少一種摻雜物的半導體襯底退火的裝置。退火裝置包括至少一個熱源。
圖1a,1b,1c和1d代表本發明的裝置的幾種不同實施例。圖1a所示實施例的裝置包括支撐著半導體襯底2的一個導電卡盤1，這是一個半導體晶片。卡盤本身如上文所述。如圖1b所示，這種卡盤包括一個環，暴露出目標晶片的頂面和底面。卡盤同樣可以帶著半導體襯底旋轉。在必要時，旋轉有助于保證均勻地處理整個半導體襯底。
如圖1b所示，用導電材料例如上述的一種難熔金屬制成的絲線柵格3可以布置在環形卡盤內與電場源柵格/金屬疊層相對的一側。這個柵格不一定非要接觸到晶片。或者是如圖1c所示，可以將絲線柵格放在目標晶片下面代替卡盤，但是不必接觸到晶片。在后一種情況下，如圖1c所示，可以將晶片支撐在一個空心石英銷上，鎢絲穿過石英銷與DC電壓源V2形成接觸。圖1d表示另一個實施例，將一個雙重電場源柵格/金屬疊層安裝在目標晶片下面代替圖1a,1b和1c中的卡盤或是絲線柵格。在各種情況下，電壓源V2都可以為下面的卡盤，柵格或是電場源柵格/金屬疊層供電。
用多個燈4來提供對襯底和注入的摻雜物退火所需的熱量。熱源可以布置在卡盤和支撐著的半導體襯底周圍的任何位置。這種熱源例如是圖1中所示的燈也可以布置在如圖1所示的卡盤的相反一側。將燈布置在圖1所示的卡盤的相反一側能使在絲線柵格和器件側面或是晶片的頂面之間干擾小一點。
也可以使用各種熱源，只要這種熱源能夠執行上述的處理。
為了產生DC或AC電場，柵格5和卡盤1雙方連同柵格3都可以分別連接到至少一個電壓源6和7。電壓源可以連接到上述可以獨立偏置的線或者是局部柵格。電壓源在柵格5和卡盤/柵格3之間產生電場。在圖1a,1b,1c和1d所示的實施例中，電場垂直于半導體襯底的表面。如上所述，柵格和/或半導體襯底可以布置成相互有一定的角度，以控制橫向擴散和垂直擴散以及垂直與橫向擴散的比例，如圖5所示。
圖5表示對橫向擴散實行控制的一個實施例。例如，圖5中表示了電場源柵格/金屬疊層54相對于目標晶片56表面的法線成θ角傾斜的效果。如圖5所示，由此在目標晶片56中產生的電場是不對稱的。摻雜物穴58左側的電場比右側要強。因此，向外擴散的摻雜物二維剖面圖60也是不對稱的，左側的擴散距離L比右側的擴散距離R要遠。因此，相對于垂直向外擴散的距離V而言，左、右的比例不等。
裝置的卡盤，燈，柵格和其他部件被裝入一個處理艙室(未示出)中。使用處理艙室能夠控制處理艙室內的所有狀態。按照本發明的一個裝置可以包括一個用來控制處理艙室內部壓力的泵。該裝置還可以包括至少一個氣源，用來將任何所需的氣體引入處理艙室。
在圖2a和2c所示的實施例中，柵格中各個獨立的絲線可以通過絲線各端上的絲焊點接觸到一個指定的電壓源。每個電壓源可以具有唯一的強度，從而在目標晶片表面的平面上提供空間變化的電場。在圖2b所示的實施例中，第一柵格層的每個絲線環可以通過第二層面上的徑向絲線來接觸。
利用公知的現有技術，可以通過對介于中間的石英或氧化物進行蝕刻而形成接觸。可以在每個徑向絲線的懸空端上形成對電壓源的絲焊接觸。和圖2a的實施例一樣，各個徑向絲線的電壓源可以是唯一的。
在圖2a,2b和2c所示的實施例中，可以在氧化物或石英薄膜上面淀積金屬柵格薄膜。可以通過現有技術中公知的掩模技術形成這種柵格。在圖2b和2b所示的實施例中，在覆蓋的第二金屬柵格之間淀積一個石英或氧化物中間層。
圖2c所示的實施例不包括第二柵格層。圖2d所示的實施例也不包括柵格。在圖2c和2d所示的實施例中不需要石英或氧化物中間層。
由圖2c的柵格產生的電場周期性地出現在目標晶片的平面上。另一方面，由圖2d中所示的均勻薄膜產生的電場是均勻且恒定地覆蓋著目標晶片的整個表面。
本發明的上文從各個角度說明了在目標上對摻雜物擴散進行局部控制所產生的優點。
半導體襯底表面上的DC或AC電場強度是可以改變的。典型的DC或AC電場強度是0.01MV/cm到1.0MV/cm。其極性可根據摻雜物類型來選擇，將離子化的物質驅動到表面上產生理想的淺層接合，或者是在需要加強擴散時驅動其遠離表面。1.0MV/cm以上的電場可能會導致晶片上的薄柵極氧化物被擊穿和/或損壞。通常將厚度小于4.0nm的氧化物看成是“薄的”。
如上所述，DC或AC電場強度從半導體襯底表面的表面之上到表面之下是可以改變的。例如，對于硅晶片上的氧化物，電場值可以是3.9*E,E是在空氣或真空中施加的電場強度。對于硅本身，電場的值大約是11.9*E。
本發明的上文已經具體解釋了本發明。說明書中的描述僅僅是本發明的最佳實施例，正如上文所述，本發明在應用中可以采取各種其他的組合，修改以及環境，并且能夠按照上文中的提示和/或相關技術領域中的知識在本發明的范圍內修改或是變更。上述實施例進一步的意圖是解釋實現本發明的最佳方式，并且讓本領域的技術人員能夠利用本發明，按照具體用途的需要使用本發明的其他實施例及其各種變形。因此，說明書的作用不是要將本發明局限于所述的內容。另外，附加的權利要求書的用意是要包括各種實施例。
權利要求
1．在半導體襯底中形成理想的接合剖面圖的一種方法包括將至少一種摻雜物引入半導體襯底；并且隨后通過將半導體襯底退火來擴散至少一種摻雜物，同時使半導體襯底暴露于一個DC或AC電場。
2．按照權利要求1的方法，其特征在于電場是一個AC電場。
3．按照權利要求1的方法，其特征在于電場是一個DC電場。
4．按照權利要求1的方法，其特征在于電場是一個頻率為60HZ或其以下的AC電場。
5．按照權利要求4的方法，其特征在于頻率是0.5到60HZ。
6．按照權利要求1的方法，其特征在于采用離子注入法注入摻雜物。
7．按照權利要求1的方法，其特征在于退火是一種快速熱退火。
8．按照權利要求3的方法，其特征在于DC電場延緩摻雜物的擴散。
9．按照權利要求3的方法，其特征在于DC電場促進摻雜物的擴散。
10．按照權利要求1的方法，其特征在于電場是在半導體襯底的上表面上產生的，并且與半導體襯底的上表面垂直。
11．按照權利要求1的方法，其特征是進一步包括將半導體襯底布置在一個提供電壓源的導電卡盤上；與半導體襯底表面的至少一部分鄰接地布置至少一個導電材料的柵格；以及對至少一個柵格和導電卡盤施加偏置電壓，產生AC或DC電場。
12．按照權利要求1的方法，其特征是進一步包括與半導體襯底的至少一個表面鄰接地布置一個電場源晶片；以及對電場源晶片施加偏置電壓。
13．按照權利要求11的方法，其特征是在半導體襯底的整個上表面上布置柵格。
14．按照權利要求11的方法，其特征是將柵格布置在與半導體襯底相隔約100nm到約500nm的距離。
15．按照權利要求11的方法，其特征是柵格包括許多可以獨立偏置的線，而該方法進一步包括獨立地偏置這些線。
16．按照權利要求11的方法，其特征在于柵格是用鎢制成的。
17．按照權利要求1的方法，其特征是進一步包括在半導體襯底上的選定部位降低DC或AC電場的強度。
18．按照權利要求17的方法，其特征是降低場強的步驟包括在半導體襯底上表面的部位提供至少一個腐蝕層，用于將至少一種摻雜物與電場屏蔽。
19．按照權利要求18的方法，其特征是至少一個腐蝕層包括設在半導體襯底上表面部位上的一個金屬層。
20．按照權利要求19的方法，其特征是腐蝕層進一步包括設在金屬層和半導體襯底之間的半導體襯底上表面上的一層介質材料。
21．按照權利要求1的方法，其特征是半導體襯底上表面上的電場強度有約0.01MV/cm到約1.0MV/cm。
22．按照權利要求3的方法，其特征在于DC電場是正的。
23．按照權利要求3的方法，其特征在于DC電場是負的。
24．按照權利要求1的方法，其特征是在1大氣壓以下的壓力下執行上述方法。
25．按照權利要求1的方法，其特征是由DC電場或AC電場來控制摻雜物的橫向和垂直擴散。
26．按照權利要求25的方法，其特征是對摻雜物橫向擴散的控制包括在半導體襯底的一個上表面上產生DC電場或AC電場，并且相對于半導體襯底的上表面有一個角度。
27．按照權利要求26的方法，其特征是電場相對于半導體襯底上表面的最大角度是15°。
28．按照權利要求27的方法，其特征是進一步包括在退火和暴露于DC電場的過程中旋轉半導體襯底。
29．按照權利要求1的方法，其特征是執行退火的溫度大約是900℃到1150℃。
30．按照權利要求1的方法，其特征是執行退火的時間大約是0.5秒到10秒。
31．按照權利要求29的方法，其特征是將900℃到1150℃的溫度維持0.5到10秒。
32．按照權利要求29的方法，其特征是在10秒到60秒的時間周期內將溫度從900℃到1150℃的溫度降低到室溫。
33．用于在半導體器件中形成理想的接合剖面圖的一種裝置，該裝置包括用來為內部已經擴散有至少一種摻雜物的半導體襯底退火的裝置，退火裝置包括至少一個熱源；以及用來產生DC或AC電場并在退火的同時將半導體襯底暴露于這一DC或AC電場的裝置。
34．按照權利要求33的裝置，其特征在于電場是一個AC電場。
35．按照權利要求33的裝置，其特征在于電場是一個AC電場。
36．按照權利要求33的裝置，其特征在于電場是一種一維電場。
37．按照權利要求33的裝置，其特征在于電場是一個DC電場。
38．按照權利要求33的裝置，其特征在于進一步包括用來在半導體襯底中擴散至少一種摻雜物的裝置。
39．按照權利要求33的裝置，其特征在于電場產生裝置在半導體襯底的上表面上產生一個DC電場，并且與半導體襯底的上表面垂直。
40．按照權利要求33的裝置，其特征在于電場產生裝置包括用來安置半導體襯底的一個導電卡盤；用于偏置卡盤的裝置；當半導體襯底被安置在卡盤上時與半導體襯底的至少一個表面的至少一部分相鄰布置的至少一個導電材料的柵格；以及用于偏置至少一個柵格的裝置。
41．按照權利要求33的裝置，其特征在于電場產生裝置包括；用來安置半導體襯底的一個導電卡盤；用于偏置卡盤的裝置；當半導體襯底被安置在卡盤上時與半導體襯底的至少一個表面的至少一部分相鄰布置的至少一個電場源晶片；以及用于偏置至少一個電場源晶片的裝置。
42．按照權利要求40的裝置，其特征是至少一個柵格大于半導體襯底的整個上表面。
43．按照權利要求40的裝置，其特征是，當半導體襯底被安置到卡盤上時，柵格與半導體襯底相距的距離大約是100nm到500nm。
44．按照權利要求40的裝置，其特征在于至少一個柵格包括許多可以獨立偏置的線，而柵格偏置裝置獨立地偏置這些線。
45．按照權利要求33的裝置，其特征是進一步包括在半導體襯底的選定部位降低電場強度的裝置。
46．按照權利要求33的裝置，其特征是半導體襯底上表面上的電場強度有0.01MV/cm到1.0MV/cm。
47．按照權利要求33的裝置，其特征在于電場是一個頻率為60HZ以下的AC電場。
48．按照權利要求46的裝置，其特征是進一步包括利用電場來控制至少一種摻雜物的橫向擴散的裝置。
49．按照權利要求48的裝置，其特征是用來控制至少一種摻雜物的橫向擴散的裝置包括在半導體襯底的上表面上，并且相對于半導體襯底的上表面有一個角度產生電場的裝置。
50．按照權利要求49的裝置，其特征在于產生的電場相對于半導體襯底上表面的最大角度是15°。
51．按照權利要求33的裝置，其特征是進一步包括在退火和暴露于電場的過程中用來旋轉半導體襯底的裝置。
52．按照權利要求40的裝置，其特征是在半導體襯底與柵格相反的一側布置有至少一個熱源。
53．按照權利要求10的裝置，其特征在于卡盤包括一個用來夾持半導體襯底的環形夾具和一個連接到環形夾具上的導電材料制成的柵格。
全文摘要
在半導體器件中形成理想的接合剖面圖的一種方法。將至少一種摻雜物引入半導體襯底。通過將半導體襯底和至少一種摻雜物退火來擴散至少一種摻雜物,同時使半導體襯底暴露于一個電場。
文檔編號H01L21/265GK1323061SQ01112158
公開日2001年11月21日 申請日期2001年3月29日 優先權日2000年3月30日
發明者A·W·巴蘭蒂, J·J·埃利斯-莫納漢, 古川俊治, J·D·吉伯特, G·R·米勒, J·A·斯林克曼 申請人:國際商業機器公司