專利名稱：形成集成功率器件的方法和結構的制作方法
本申請涉及同時提交并具有至少一個共同發明人、共同的受讓人、代理人案號為ONS00693、名稱為“BI-DIRECTIONALTRANSISTOR AND METHOD THEREFOR”的申請。
背景技術：
本申請一般地涉及電子學，并且，更具體地涉及形成半導體器件的方法和結構。
過去，半導體工業采用各種結構和方法在具有諸如橫向晶體管的其它晶體管的同一襯底上形成垂直功率晶體管。在具有其它晶體管的同一半導體管芯上形成垂直功率晶體管是非常需要的，并為設計者提供靈活性以在單個半導體管芯上組合各種功能。然而，為垂直功率晶體管提供低導通電阻是困難的。典型地，其它晶體管要求輕摻雜的半導體區，在其中形成其它晶體管。所述輕摻雜提高了垂直晶體管的導通電阻。
因此，需要形成在具有其它晶體管的同一襯底上的垂直功率晶體管和具有低導通電阻的垂直功率晶體管。
發明內容
根據本發明的一方面，提供一種集成功率器件，包括具有第一表面的第一導電類型的半導體襯底；在半導體襯底第一表面上的外延層，該外延層具有與半導體襯底的第一表面相對的第一表面；在外延層第一表面上形成的垂直功率晶體管，該垂直功率晶體管具有溝道區；以及具有第一導電類型并在外延層內的第一摻雜區，該第一摻雜區在至少一部分垂直功率晶體管的下面，其中第一摻雜區沒有延伸到外延層的第一表面。
根據本發明的另一方面，提供一種形成集成功率器件的方法，包括提供具有表面的第一導電類型的半導體襯底；在半導體襯底的表面上形成半導體層；在半導體層的第一表面上形成垂直晶體管；以及在半導體層內以及在垂直晶體管的溝道區的下面形成第一導電類型的第一摻雜區。
圖1說明根據本發明的集成功率器件的實施方式一部分的放大的橫截面；圖2到圖3說明根據本發明的形成集成功率器件的方法的實施方式不同階段的圖1的集成功率器件；圖4說明根據本發明的圖1的集成功率器件的替代實施方式一部分的放大的橫截面；圖5到圖6說明根據本發明的形成圖4的集成功率器件的方法的實施方式不同階段的圖4的集成功率器件；圖7說明根據本發明的圖1的集成功率器件的第二替代實施方式一部分的放大的橫截面；圖8到圖9說明根據本發明的形成圖7的集成功率器件的方法的實施方式不同階段的圖7的集成功率器件；圖10說明根據本發明的圖7的集成功率器件的替代實施方式一部分的放大的橫截面；圖11說明根據本發明的圖7的集成功率器件的另一個替代實施方式一部分的放大的橫截面；和圖12說明根據本發明的圖1的集成功率器件的另一部分的實施方式一部分的放大的橫截面。
為了說明的簡化和清楚，圖中的元件沒有必要按比例，而且在不同圖中的相同的參考數字表示相同的元件。此外，為了說明的簡化，眾所周知的步驟和要素的描述和細節被省略。盡管所述器件這里被解釋為N-溝道或P-溝道器件，但本技術領域的技術人員理解根據本發明互補器件也是可能的。為了繪圖清楚，器件結構的摻雜區域被說明為具有大致直線邊緣和精確角度拐角。然而，本技術領域的技術人員理解由于摻雜劑的擴散和激活，摻雜區的邊緣的通常不是直線的，而且拐角不是精確角度的。
具體實施例方式
圖1說明集成功率器件12的實施方式的放大橫截面的一部分，所述集成功率器件12包括垂直功率晶體管14，所述功率晶體管14具有低的導通電阻并與第一橫向晶體管13和第二橫向晶體管15形成在同一半導體襯底上。在優選的實施方式中，晶體管13是橫向的P-溝道晶體管，晶體管14是垂直的N-溝道晶體管，且晶體管15是橫向的N-溝道晶體管。器件12形成在高度摻雜的N型體半導體襯底30上，所述半導體襯底30具有如外延層的輕微摻雜的N型摻雜的半導體層32，所述半導體層32形成在襯底30的第一表面34上。層32的電阻率典型地被選擇為有利于形成如晶體管13和15的橫向晶體管。層32的電阻率通常大于大約0.4ohm-cm，且最好大于大約0.8ohm-cm到1.0ohm-cm。為了對流經晶體管14的電流提供低電阻傳導途徑，并為了提供低電阻的電連接到形成在襯底30的背面上的漏極導體36，襯底30的電阻率典型地小于大約0.01ohm-cm。導體36典型地是應用到襯底30的背面的金屬。襯底30和層32的組合在下文可以被稱為襯底。
晶體管14包括P型本體區或摻雜區57，所述摻雜區57幫助提高晶體管14的擊穿電壓并在晶體管14的操作過程中有利于形成溝道區。區57可以被稱為PHV區。晶體管14還包括溝槽型柵極26、27和28，所述柵極被形成為從層32的表面49延伸穿過區57并進入層32。柵極26、27和28典型地通過開出穿過區57的溝槽、沿所述溝槽的側壁和底部形成電介質層51和在層51上形成柵極導體52而形成。電介質層53典型地形成在導體52的頂部以填充溝槽開口的剩余部分。N型摻雜區54典型地在鄰近柵極26、27和28的內部部分形成，以起到晶體管14的源區的功能。54以一個水平末端鄰接電介質層51的鄰近側面并朝相對的電介質層51橫向延伸而從表面49延伸進入區57。為了起到晶體管14的本體接觸的功能，P型摻雜區56典型地形成為從表面49延伸通過區54的中心部分以獲得與區57的電接觸。源極導體22被應用到表面49以獲得到每個區56和每個區54的電接觸。電介質層25的一部分，如內層電介質，被形成在每個柵極26、27和28上方的表面49上以隔離導體22與柵極26、27和28。晶體管14的溝道區典型地被認為是位于區54下方的區57的一部分。位于溝道區下方的層32的一部分典型地被稱為晶體管14的漏極的漂移區。所述漂移區按通常的方式通過箭頭55標出。N型埋層或摻雜區41被形成在層32內從而為晶體管提供低電阻率的漂移區。區41典型地被形成在晶體管14溝道區的下面，從而幫助降低晶體管14的導通電阻。區41被形成為至少位于晶體管14的溝道區的下方并可以橫向延伸越過溝道區，甚至越過諸如柵極26、27和28的晶體管14柵極的最外邊緣。區41通常垂直地位于靠近柵極26-28的較低的邊緣，并垂直延伸到靠近表面34的位置。區41的一個邊緣可以距離表面49為2到5微米，而且典型地為大約在柵極26-28的下邊緣以下1微米。區41的最深的邊緣最好延伸為與襯底30產生電接觸，但在一些具體方式中可以不產生這樣的電接觸。
晶體管15形成在表面49的另一部分內。為了在層32內形成阱區，P型摻雜區60從表面49延伸進入到層32，所述阱區使晶體管15與層32和在層32內形成的其它器件隔離。N型摻雜區62和65在表面49上間隔開地形成并延伸到區60內，以分別形成晶體管15的源極和漏區。P型摻雜區61形成在表面49上并延伸到區60內，鄰接到區62的末端，從而形成用于晶體管的體接觸，所述末端是距區65的遠端。晶體管15的柵極被形成在區60的一部分的上方，位于區62和65之間。柵極包括例如二氧化硅的柵極電介質67，所述柵極電介質67形成為覆蓋表面49，在電介質67上形成的柵極導體68，以及保護層69，為了使導體68與其它電元件電隔離，所述保護層69形成為覆蓋導體68。源極導體23形成為與區61和62電接觸，漏極導體24形成為與區65電接觸。電介質層25的一部分使導體23和24與層32相隔離。為了有助于使晶體管15與器件12的其它元件相隔離，包括減少寄生晶體管的增益并最小化穿通效應，P型埋層或摻雜區42可以在層32內形成為與區60相交。
晶體管13形成在襯底的隔離部分內，所述隔離部分與襯底的其它部分和器件12的其它元件相隔離。P型垂直隔離區33被形成為圍繞表面49的一部分并延伸到層32內，以使層32的第一部分與層32的其它部分相隔離，從而形成襯底的第一隔離區。區33典型地形成為圍繞層32的第一部分的諸如矩形、環形的空幾何形狀，在所述層32的第一部分內將形成晶體管13。典型地，為了有助于形成第一隔離區，P型埋層或摻雜區40在層32內形成為位于晶體管13的下方。區40通常垂直地位于層32內以提供足夠厚度的層32用以在隔離區內形成晶體管13，并確保區40不與襯底30相接觸。區40的上邊緣通常距表面49大約1到4(1～4)微米，以有助于提高晶體管13的擊穿電壓。區40的峰值摻雜濃度距表面49大約2到5(2～5)微米。區40被形成為與區33相交，所述相交減小區33必須延伸到層32內的距離。區40朝表面49延伸越遠，區33可以越淺。最小化區33的深度增加摻雜濃度和區33的摻雜分布的均勻性，并且還減小區33的寬度。可選的N摻雜的區，例如N-阱，可以被形成在層32的第一部分的隔離區內，以增大晶體管13的閾值并減少垂直耗盡效應。晶體管13包括P型摻雜的區46和48，所述區域46和48在表面49上和在層32的第一部分中被間隔開地形成。區46和48延伸到層32內以分別形成晶體管13的漏極和源極。N型摻雜區47被形成為從表面49延伸到層32內并鄰接區48的側面從而起到體接觸的功能，所述側面為到區46的遠端，所述體接觸提供電接觸到層32被區33和40圍繞的部分。
正如對于本技術領域的技術人員所熟知的一樣，場隔離區20形成在表面49上并被設置在晶體管13、14和15之間，以幫助隔離晶體管。
圖2說明根據形成器件12的方法的實施方式的在早期制造階段的器件12。外延層形成在表面34上以形成摻雜的半導體層32。摻雜的半導體層32典型地具有不大于大約10微米的厚度和通常大于大約0.4ohm-cm且最好大于大約0.8ohm-cm到1.0ohm-cm的電阻率。
高能注入被用于在層32內形成區40、41、42、60和33。遮擋表面49以使表面49的一部分暴露，所述暴露部分的上方將形成區33和60。以大約5E12到1E13原子/cm2的劑量和大約550Kev到1.0Mev的能量注入硼，從而在距離表面49大約1到2(1～2)微米處形成摻雜劑85和87的中心。摻雜劑85將成為區60，并且隨后摻雜劑87將成為區33。以大約3E12到1E14原子/cm2的劑量和大約1.0Mev到5.0Mev的能量注入磷，從而在距離表面49大約1到3(1～3)微米處形成摻雜劑86的中心。摻雜劑86隨后將成為區41。
圖3說明在隨后的制造階段的器件12。摻雜劑85、86和87被激活以驅動摻雜劑進入層32。激活是在氮氣氛中在大約1150度進行大約90分鐘。此后，遮擋表面49以暴露一部分，所述暴露部分的上方將形成區40和42。以大約5E12到1E14原子/cm2的劑量和大約2.0Mev到3.0Mev且最好大約2.8Mev的能量注入硼，從而在距離表面49大約2到4(2～4)微米處形成摻雜劑88和89的中心。摻雜劑88和89隨后將分別形成區42和40。在諸如形成場隔離區20和層51的隨后處理操作中應用的溫度起到進一步激活摻雜劑85、86、87、88和89并使摻雜劑向外擴散從而有助于形成各個區60、41、33、42和40的作用。
在圖2和圖3的說明中所提及的遮擋操作包括形成具有薄的部分或開口的諸如二氧化硅的注入屏障，在所述部分或開口的上方將設置摻雜劑。常常在注入屏障上形成光致抗蝕劑掩模從而進一步控制摻雜劑的位置。
圖4說明集成功率器件100的放大的橫截面視圖，所述集成功率器件100是在圖1～3的描述中解釋的器件12的替代實施方式。器件100與器件12類似，除摻雜的半導體層32被第一摻雜的半導體層101和第二摻雜的半導體層102代替之外。在優選的實施方式中，層101是形成在表面34上的N型外延層，層102是形成在層101的表面103上的N型外延層。層102具有表面104，所述表面104類似于器件12的表面49(圖1)。可以通過類似于在圖2和3的描述中解釋的方法或其它方法形成區33、40、41、42和60。
圖5說明根據形成器件100的方法的實施方式的早期制造階段的器件100。在形成摻雜區40、41和42以及層102之前，在襯底30的表面34上形成層101。層101典型地具有大約5微米的厚度和類似于層32的電阻率的電阻率。襯底30和層101起到襯底35的作用，在其上形成層102。此外，襯底35和層102一起在此后可被稱為襯底。
為了形成區41，使用諸如磷的N型摻雜劑摻雜表面103的一部分，同時遮擋表面103的其余部分以在層101內形成摻雜劑38，如虛線說明的那樣，在表面103的該部分的上方將設置區41。在一個實施方式中，為了形成摻雜劑38，以2E14原子/cm2的劑量和60Kev的能量注入磷。然后通過第一激活摻雜劑38被驅動到層101內。虛線106說明在第一激活之后摻雜劑38的可能位置。第一激活一般在大約1200攝氏度下進行100分鐘。類似地，為了形成區40和42，采用諸如硼的P型摻雜劑對表面103的一部分摻雜，在表面103的該部分上方將設置區40和42，同時遮擋表面103的其它部分以在層101內分別形成摻雜劑37和39。在一個實施方式中，以1.5E13原子/cm2的劑量和60Kev的能量注入硼，從而形成摻雜劑37和39。然后，使用第二激活使摻雜劑37和39激活到層101內，并驅動摻雜劑38進一步進入層101內。第二激活通常在900攝氏度下進行60分鐘以形成摻雜劑37、38和39。摻雜劑37、38和39的第二激活驅動摻雜劑進入層101內以分別形成區107、108和109到層101內。摻雜劑37和39具有位置靠近表面103的峰值摻雜，摻雜劑38的峰值摻雜也靠近表面103且典型地與表面103的距離小于大約0.5微米。
圖6說明在隨后制造階段的器件100。摻雜的半導體層102被形成在表面103上，所述半導體層102具有不大于大約5微米的厚度和典型地大于大約0.4ohm-cm且最好大于大約0.8ohm-cm和1.0ohm-cm的電阻率。在形成層102的過程中，摻雜劑37、38和39擴散進入層102內，且大約近似相同數量進一步進入層101內以分別形成區40、41和42。區40、41和42的各自的峰值摻雜濃度全都為大約1E15到1E18原子/cm3。本技術領域的技術人員將理解，區40、41和42的峰值摻雜濃度發生在表面103的靠近層101和層102的界面上或者與表面104距離大約3到5(3～5)微米。以與表面104相距這樣的距離形成區41的峰值摻雜有利于減小層101和102的電阻率從而減小晶體管14的導通電阻。以與表面104相距這樣的距離形成區40和42的峰值摻雜有助于減少垂直耗盡效應。使用多層外延層并在所述層的兩層之間設置區40、41和42的摻雜劑允許形成區40、41和42且特別是區41的峰值摻雜濃度深入到外延層內并靠近襯底30，從而降低晶體管14的導通電阻。
然后，為了在與區40相交的深度形成區33，諸如硼的P型摻雜劑可以被注入到層102內。區33也可以通過形成從表面104延伸到區40的溝槽并用諸如多晶硅的摻雜材料填充溝槽而形成。作為替代，區33還可以被形成為重度摻雜的下沉物(sinker)，所述下沉物從表面104擴散到層102內從而形成區33。然后，P型摻雜區57和60可以被形成在表面104上并延伸到層102內。區60被形成為延伸到與區42相交。然后晶體管13形成在襯底的隔離部分內，晶體管14形成在區57內，晶體管15形成在區60內。
圖7說明集成功率器件110的放大的橫截面視圖，所述器件110是在圖4到圖6的說明中解釋的器件100的替代實施方式。集成功率器件110包括具有低的導通電阻并與第一橫向晶體管113和第二橫向晶體管115形成在同一半導體襯底上的垂直功率晶體管114。在優選的實施方式中，晶體管113是橫向的N-溝道晶體管，晶體管114垂直的N-溝道晶體管，晶體管115是橫向的P-溝道晶體管。器件110包括襯底30、層101、區41和形成在表面103上的輕微摻雜的P型摻雜半導體層132。層132的電阻率值與層102(圖4)基本相同，從而有利于在層132內形成諸如晶體管113和115的橫向晶體管。襯底35加上層132在此后可被稱為襯底。
晶體管114形成在層132的表面149上的襯底的第一部分。晶體管114類似于晶體管14(圖4)，但具有N型摻雜區155，所述摻雜區155起到晶體管114的低電阻漂移區的一部分的作用。區155被形成為從區57的下表面延伸到層132內與區41相交。
晶體管115形成在表面149上的襯底的第二部分中。為了形成使晶體管115與層132和在層132內形成的其它器件相隔離的阱區，從表面149延伸到層132內形成N型摻雜區160。P型摻雜區162和165在表面149上間隔開而形成，并延伸到區160內以分別形成晶體管115的源和漏區。為了形成到區160的體接觸，N型摻雜區161形成在表面149上并延伸到區160內以鄰接區162的末端，所述區162的末端是距165開始的遠端。晶體管115的柵極形成在區160的一部分的上方，所述部分設置在區162和165之間。柵極包括柵極電介質167，例如二氧化硅，所述電介質形成為位于表面149的上方，形成在電介質167上的柵極導體168，和為了使導體168與其它電元件電隔離而形成為覆蓋導體168的保護層169。源極導體23形成為電接觸區161和162，漏極導體24形成為電接觸區165。電介質25的一部分使導體23和24與層132相隔離。
為了有助于隔離晶體管115和器件110的其它元件，可選的P型摻雜區可在層132內和晶體管116的下方形成從而延伸到與區160相交。
晶體管113形成在襯底的第三部分內，所述第三部分與襯底的其它部分以及器件110的其它元件相隔離。N型垂直隔離區133形成為圍繞表面149的一部分并延伸到層132內，從而使層132的第三部分和層132的其它部分相隔離。區133典型地形成為圍繞層132的第三部分的中空的幾何形狀，在所述的第三部分內將形成晶體管113。典型地，為了有助于形成襯底的隔離區，至少在層132和層101的界面和區133的下方形成N型埋層或摻雜區140。至少在區133的下方形成區140減小區133必須延伸到132內的距離。區140從表面130朝表面149延伸越遠，區133越淺。最小化區133的深度增加摻雜濃度和區133的摻雜分布的均勻性。由于在層132和101的界面上存在P-N結，對于區140沒有必要延伸到晶體管113的全部下方，然而，區140可以形成為位于晶體管113的全部下方。晶體管113包括N型摻雜的區146和148，所述摻雜區在表面149上和層132的第三部分內間隔開而形成。區146和148延伸到層132內從而分別形成晶體管113的漏極和源極。P型摻雜區147形成為從表面149延伸到層132并與區148的側面鄰接，從而起到提供電接觸到被區133圍繞的層132的部分的體接觸的功能，所述區148是距區146的遠端。可選的P型區可形成在隔離區內以增加閾值并減小垂直耗盡效應。
圖8說明根據形成器件110的方法的具體實施方式
的早期制造階段的器件110。區41與在圖4～6的描述中解釋的區41相類似，通過以虛線106說明的第一形成摻雜劑38和激活摻雜劑38而形成。為了形成區140，采用諸如磷的N型摻雜劑摻雜表面103的部分，在該部分的下方將設置區140，同時遮擋表面103的其它部分從而在層101內形成摻雜劑136。在一個實施方式中，為了形成摻雜劑136，以大約5E13原子/cm2的劑量和60Kev的能量注入磷。然后，第二激活被用于驅使摻雜劑136到層101內，并驅使摻雜劑38進一步進入到層101內。第二激活通常是在大約900攝氏度下進行大約60分鐘。摻雜劑38和136的第二激活驅使摻雜劑到層101內從而分別形成區137和108。摻雜劑136具有位于靠近表面103的峰值摻雜，摻雜劑38的峰值摻雜也位于靠近表面103且典型地進入到層101距離表面103不大于大約0.5微米。
圖9說明在隨后制造階段的器件110。P型外延層形成在表面103上以形成層132。在層132的形成的過程中，來自于區137和108的摻雜劑擴散到層132內并進一步進入到層101內，從而分別形成區140和41。區140的摻雜濃度大約1E15到1E18原子/cm3。然后，為了在與區140相交的深度形成區133和形成與區41相交的區155，N型摻雜劑被注入到層132內。為了形成區160，N型摻雜劑可以隨后被注入到層132內。為了形成區133、155和160，可以要求隨后在大約1200攝氏度下高溫退火大約100分鐘。
P型摻雜區57形成在表面149上并延伸到層132內。區57的一部分與區155交疊，并反摻雜(counter-dopes)區155的摻雜劑。然后，晶體管113形成在襯底的隔離區內，晶體管114形成在區57和區155內，晶體管115形成在區160內。
區41、133、140和160也可以通過如在圖1～3的描述中解釋的其它技術而形成。
圖10說明集成功率器件180的放大的橫截面視圖，所述器件180是在圖7到圖9的描述中解釋的器件110的替代實施方式。器件180包括分別為晶體管113和115的替代實施方式的晶體管183和185。晶體管183包括形成在表面149上并在晶體管183的柵極的至少一部分的下方的N型區150。為了增加晶體管183的擊穿電壓，漏區146形成在區150內并距柵極為遠端。類似地，晶體管185包括形成在表面149上并在晶體管185的柵極的至少一部分的下方的P型區164。為了增加晶體管185的擊穿電壓，漏摻雜區165形成在區164內并距柵極為遠端。那些本技術的技術人員將理解晶體管183和185也可以被形成為器件12(圖1)或器件100(圖4)的一部分。
圖11說明集成功率器件190的放大的橫截面視圖，所述器件190是在圖10的描述中解釋的器件180的替代實施方式。器件190包括分別為晶體管183和185的替代實施方式的晶體管193和195。晶體管193包括形成為區150(圖10)的替代實施方式的N型區172。為了有助于增加晶體管193的擊穿電壓，區172比區150更寬，以便于從柵極進一步移開區146。漏極摻雜區146形成在區172內。場電介質176形成在表面149上晶體管193的柵極和區146之間。晶體管193還包括形成在表面149上并位于晶體管的柵極的至少一部分的下方的P型摻雜區173。摻雜區147和148形成在區173內。區173還有助于增加晶體管193的擊穿電壓。類似地，晶體管195包括形成為區164的替代實施方式的P型區175。為了有助于增加晶體管195的擊穿電壓，區175比區164更寬，以便于從柵極進一步移開區165。漏極摻雜區165形成在區175內。場電介質177形成在表面149上晶體管195的柵極和區165之間。晶體管195還包括形成在表面149上并位于晶體管195的柵極的至少一部分的下方的N型摻雜區174。摻雜區161和162形成在區174內。區174還有助于增加晶體管195的擊穿電壓。那些本技術領域的技術人員將理解晶體管193和195也可以被形成為器件12(圖1)或器件100(圖4)的一部分。
圖12說明器件12的另一部分的實施方式的放大的橫截面部分，所述另一部分沒有在圖1中說明且沒有在圖1的描述中解釋。圖12中說明的器件12的附加部分包括形成在層32內的二極管201和二極管202。二極管201和202分別形成在與在圖1的描述中解釋的圍繞在晶體管13周圍的第一隔離區類似的層32的第二和第三隔離區內。第二和第三隔離區相互隔離并與層32的其它部分相隔離。在層32內形成P型埋層或摻雜區205，與區40(圖1)類似。P型垂直隔離區206的形成與區33類似，圍繞表面49的一部分并延伸到層32內與區205相交。區206和205有助于使層32的第二部分和第三部分與層32的其它部分相隔離。
晶體管201包括在第二隔離區內和層32的表面上形成為起到晶體管201的基極的功能的P型區207。在層32的表面上和區207內形成P型區210，起到與區207相接觸的功能。區210通常形成為在層32的表面上的中空的幾何形狀。在層32的表面上和區207內形成N型區211，起到晶體管201的發射極的功能，層32的一部分被區205和206圍繞并起到使晶體管201與器件12的其它元件隔離的隔離功能。N型區212形成在第二隔離區內的層32的表面上并向外到區207，從而形成封閉在第二隔離區內的層32的一部分。層32的所述封閉部分起到晶體管201的集電極的作用。
晶體管202形成在層32的表面上和第三隔離區層32內。在層32的表面上和第三隔離區內形成N型區215，起到晶體管202的基極的功能。區215通常形成為在層32的表面上的中空的幾何形狀。在第三隔離區內的層32的表面上形成P型區216，起到晶體管201的發射極的功能。區216一般被區215圍繞。區205和206起到晶體管202的集電極的功能。為了形成電接觸到晶體管202的集電極，電接觸可以形成到區206的一個部分。
考慮上述全部，顯然披露了新型的器件和方法。包括，在其它特性之中，是在晶體管的溝道區的下方形成摻雜區并設置與表面的距離，垂直晶體管設置在所述表面上。以該距離設置摻雜區的峰值摻雜與表面的距離使容易控制器件的參數，如閾值電壓和擊穿電壓，并對于給定的擊穿電壓產生較低的導通電阻。
盡管采用詳細的優選具體實施方式
對本發明進行了說明，但顯然對于半導體技術的技術人員來說，許多替代和變化使顯而易見的。更明確地，本發明已經對于具體的N溝道垂直功率晶體管結構進行了說明，雖然所述方法可直接應用到P溝道垂直功率晶體管和其它晶體管結構中。
權利要求
1.一種集成功率器件，包括具有第一表面的第一導電類型的半導體襯底；在半導體襯底第一表面上的外延層，該外延層具有與半導體襯底的第一表面相對的第一表面；在外延層第一表面上形成的垂直功率晶體管，該垂直功率晶體管具有溝道區；以及具有第一導電類型并在外延層內的第一摻雜區，該第一摻雜區在至少一部分垂直功率晶體管的下面，其中第一摻雜區沒有延伸到外延層的第一表面。
2.根據權利要求1的集成功率器件，其中第一摻雜區的峰值摻雜濃度位于距外延層第一表面不小于大約2微米的位置處。
3.根據權利要求1的集成功率器件，還包括垂直隔離區，該垂直隔離區具有與外延層的導電類型相反的導電類型，并從外延層的第一表面延伸到外延層內，以包圍外延層的第一部分，以及第一晶體管，該第一晶體管形成在外延層的第一表面上并被垂直隔離區包圍。
4.根據權利要求3的集成功率器件，還包括第二摻雜區，該第二摻雜區在外延層的第一表面上并且不在外延層的第一部分內，該第二摻雜區具有與外延層的導電類型相反的導電類型，以及第二晶體管，該第二晶體管形成在外延層的第一表面上以及第二摻雜區內。
5.一種形成集成功率器件的方法，包括提供具有表面的第一導電類型的半導體襯底；在半導體襯底的表面上形成半導體層；在半導體層的第一表面上形成垂直晶體管；以及在半導體層內以及在垂直晶體管的溝道區的下面形成第一導電類型的第一摻雜區。
6.根據權利要求5的方法，其中在半導體襯底的第一表面上形成半導體層包括形成具有大于大約0.4ohm-cm的電阻率的半導體層。
7.根據權利要求6的方法，其中形成第一摻雜區包括形成第一摻雜區使其具有大約1E15至1E18原子/cm3的峰值摻雜濃度。
8.根據權利要求5的方法，還包括形成垂直隔離區，該垂直隔離區圍繞半導體層表面的第一部分的周邊并延伸到半導體層內。
9.根據權利要求8的方法，還包括形成具有第二導電類型的第二摻雜區，包括在半導體層內形成第二摻雜區，并且該第二摻雜區位于在半導體襯底表面和半導體層的表面之間的位置處，其中垂直隔離區與第二摻雜區交叉，并在半導體層的表面上形成第一晶體管，并且該第一晶體管被垂直隔離區圍繞。
10.根據權利要求9的方法，還包括對具有第二導電類型的半導體層的第一區域摻雜，并在該第一區域內形成第二晶體管。
全文摘要
在一種實施方式中，在具有其它晶體管的半導體襯底上形成垂直功率晶體管。在垂直功率晶體管下面的一部分半導體被摻雜成為垂直功率晶體管提供低導通電阻。
文檔編號H01L21/822GK1855490SQ20061007104
公開日2006年11月1日 申請日期2006年3月31日 優先權日2005年4月1日
發明者弗蘭西恩·Y.·羅伯, 斯蒂芬·P.·羅伯, 普拉賽德·萬卡特拉曼, 茲爾·豪森 申請人:半導體元件工業有限責任公司