一種功率半導體器件終端結構的制作方法
本發明涉及半導體器件技術領域，特別是涉及一種功率半導體器件終端結構。
背景技術：
場限環技術是現代功率半導體器件(如IGBT)終端結構所常用的一種技術。采用場限環可以減小pn結曲面彎曲造成的電場集中，提高器件的擊穿電壓。
目前常用的場限環技術是通過在功率半導體器件的終端區域引入一個或多個與硅襯底摻雜類型相反但雜質濃度遠高于襯底的環形區域(通常稱之為場限環)，使器件在承受反向偏壓時耗盡層擴展至這些環形區域發生穿通，從而延展器件終端區域的耗盡層，這樣減小終端區域的電場集中，進而獲得更高的擊穿電壓。
但是，場限環技術存在一個比較明顯的問題，即在各場限環靠近芯片邊緣的區域，電場集中的現象仍然比較明顯，容易形成高電場。通常，這些高電場區域會先于終端結構的其它區域出現雪崩電離，導致漏電流增加，減小器件終端結構的擊穿電壓。在實現場限環摻雜濃度、結深、環寬等參數優化的情況下，通過調節場限環之間的間距可改變各環承受的電壓，進而使各場限環的峰值電場比較接近，這樣可以避免因某個別環承受的電壓過高而過早發生雪崩擊穿，導致終端結構的擊穿電壓不能達到預期。但即便做了這樣的優化處理，終端結構擊穿電壓的提升仍然會受限于各場限環外邊緣區域的峰值電場。
為解決上述問題，現在多家功率半導體廠商一般采用場板技術來改善這一情況。但是，簡單的金屬場板技術增加了制作成本但效果并不理想，而效果較好的“金屬場板+多晶場板”技術又因為場限環與兩種場板結構的整體設計復雜、工藝實現難度大等原因，造成設計和制造成本增加。
結終端擴展(JTE)技術也是功率半導體器件終端結構所常用的一種技術。該技術通過在器件的終端區域進行單區、雙區或多區離子注入并推進，形成pn結終端擴展區域，拉伸反向偏壓下形成的耗盡區，從而達到提升器件擊穿電壓的目的。但是，該技術的缺點是反向漏電流和結電容相對較大。
技術實現要素：
本發明的目的是提供一種功率半導體器件終端結構，增大了擊穿電壓，減小了漏電流。
為解決上述技術問題，本發明實施例提供了一種功率半導體器件終端結構，包括多個場限環和與所述場限環橫向連接的第一pn結延展區，所述第一pn結延展區與所述場限環的摻雜類型相同，且摻雜濃度低于所述場限環的的摻雜濃度。
其中，還包括與所述場限環或所述第一pn結延展區橫向相鄰且連接的第二pn結延展區，所述第二pn結延展區與所述第一pn結延展區的摻雜類型相同，且摻雜濃度低于所述第一pn結延展區的的摻雜濃度。
其中，多個所述第一pn結延展區或多個所述第二pn結延展區位于連接的所述場限環的相同位置。
其中，所述第一pn結延展區的結深大于所述場限環的結深，所述第二pn結延展區的結深小于所述場限環的結深，所述場限環的數量大于等于所述第一pn結延展區的數量或所述第二pn結延展區的數量。
其中，所述第一pn結延展區的結深小于所述場限環的結深，所述第二pn結延展區的結深小于所述第一pn結延展區的結深，所述場限環的數量大于等于所述第一pn結延展區的數量或所述第二pn結延展區的數量。
其中，所述第一pn結延展區與第二pn結延展區位于所述場限環的同側或異側面。
其中，所述第一pn結延展區與所述場限環的側面和底面同時接觸。
其中，所述第一pn結延展區為整體式第一pn結延展區或由多個結深相等的間隔分布的半徑依次增大的第一pn結分延展區組成的第一pn結延展區。
本發明實施例所提供的功率半導體器件終端結構，與現有技術相比，具有以下優點：
本發明實施例提供的功率半導體器件終端結構，包括多個場限環和與所述場限環橫向連接的第一pn結延展區，所述第一pn結延展區與所述場限環的摻雜類型相同，且摻雜濃度低于所述場限環的的摻雜濃度。
所述功率半導體器件終端結構，通過設置與場限環橫向連接的第一pn結延展區，延伸了場限環外邊緣區域的pn結曲面，使各場限環都形成類似于JTE的結構，從而弱化場限環外邊緣電場，實現提升整個終端結構的擊穿電壓，降低器件反向漏電流的目的。同時不會大幅增加設計難度和制作成本。
附圖說明
為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1為本發明實施例提供的功率半導體器件終端結構的第一種具體實施方式的結構示意圖；
圖2為本發明實施例提供的功率半導體器件終端結構的第二種具體實施方式的結構示意圖；
圖3為本發明實施例提供的功率半導體器件終端結構的第三種具體實施方式的結構示意圖；
圖4為本發明實施例提供的功率半導體器件終端結構的第四種具體實施方式的結構示意圖；
圖5為本發明實施例提供的功率半導體器件終端結構的第五種具體實施方式的結構示意圖；
圖6為本發明實施例提供的功率半導體器件終端結構的第六種具體實施方式的結構示意圖；
圖7為本發明實施例提供的功率半導體器件終端結構的第七種具體實施方式的結構示意圖；
圖8為本發明實施例提供的功率半導體器件終端結構的第八種具體實施方式的結構示意圖；
圖9為本發明實施例提供的功率半導體器件終端結構的第九種具體實施方式的結構示意圖。
具體實施方式
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
請參考圖1-9，圖1為本發明實施例提供的功率半導體器件終端結構的第一種具體實施方式的結構示意圖；圖2為本發明實施例提供的功率半導體器件終端結構的第二種具體實施方式的結構示意圖；圖3為本發明實施例提供的功率半導體器件終端結構的第三種具體實施方式的結構示意圖；圖4為本發明實施例提供的功率半導體器件終端結構的第四種具體實施方式的結構示意圖；圖5為本發明實施例提供的功率半導體器件終端結構的第五種具體實施方式的結構示意圖；圖6為本發明實施例提供的功率半導體器件終端結構的第六種具體實施方式的結構示意圖；圖7為本發明實施例提供的功率半導體器件終端結構的第七種具體實施方式的結構示意圖；圖8為本發明實施例提供的功率半導體器件終端結構的第八種具體實施方式的結構示意圖；圖9為本發明實施例提供的功率半導體器件終端結構的第九種具體實施方式的結構示意圖。
在一種具體實施方式中，功率半導體器件的縱向剖面，其縱向終端結構如下：
1)襯底(第一導電類型，N-)；
2)P+有源區(第二導電類型，P+)；
3)P+場限環(第二導電類型，P+)；
4)P-注入區(第二導電類型，P-)；
5)溝道截止環(第一導電類型，N+)
6)襯底表面的介質層1；
7)襯底表面的介質層2；
8)芯片正面電極(Metal)；
9)位于背面的增強型緩沖層(buffer)，數量大于或等于1(第一導電類型，N)；
10)位于背面的P+集電極區(第二導電類型，P+)。
在本發明中設置與多個場限環10和與所述場限環10橫向連接的第一pn結延展區20，形成周期性的JTE結構，即在普通的場限環10終端結構基礎上，通過特定工藝實現方法延展各場限環10靠近芯片邊緣一側的pn結，使單個場限環10形成類似于JTE結構，從而增大了耗盡層在場限環10外邊緣的曲率半徑，削弱了這一區域的電場集中，實現進一步增大擊穿電壓，減小漏電流的目的。
采用周期性的JTE終端結構，可以減小各場環區域外邊緣的pn結曲率，提升終端結構的擊穿電壓；采用周期性的JTE終端結構，可以削弱各場環區域外邊緣的電場，減小反向漏電流；采用周期性的JTE終端結構，可以避免場板技術所造成的工藝增加，降低了制造成本。
在一種具體實施方式中，所述功率半導體器件終端結構，包括多個場限環10和與所述場限環10橫向連接的第一pn結延展區20，所述第一pn結延展區20與所述場限環10的摻雜類型相同，且摻雜濃度低于所述場限環10的摻雜濃度。
需要指出的是，在本發明中，所述場限環10的結深與有源區的結深可以相等，也可以不相等，這需要結合具體的工藝以及設計要求決定，本發明對此不作具體限定。
在一個實施例中，如圖1所示，P+場限環10的數目(NP+)等于P-注入區的數目(NP-)，P-注入區即為第一pn結延展區10,這時NP+＝NP-。這樣在每個場限環10的側面更容易被擊穿的位置設置一個第一pn結延展區10，就能夠提高增大了耗盡層在該場限環10外邊緣的曲率半徑，削弱了這一區域的電場集中，實現進一步增大擊穿電壓，減小漏電流的目的。
在另一個實例中，為進一步增大耗盡層在場限環10外邊緣的曲率半徑，削弱了這一區域的電場集中，實現進一步增大擊穿電壓，減小漏電流的目的，如圖2所示，對每個場限環10外邊緣區域實行多級pn結延展區，其中場限環10(P+)與有源區的結深相同，而第一pn結延展區20(P-)的結深比場限環10的結深更深，第二級pn結延展區30(P--)則結深較場限環10的結深淺，之后還可實行多級pn結延展，每一級pn結的結深均比前一級的淺，從而實現減小其外邊緣pn結曲率的目的。
其中，P+場限環10的數目(NP+)與第一pn結延展區20(P-)的數目(NP-)和第二級pn結延展區的數目(Np--)相等,即NP+＝NP-＝NP--。其中，第二pn結延展區30與所述場限環10或所述第一pn結延展區20橫向相鄰且連接，所述第二pn結延展區30與所述第一pn結延展區20的摻雜類型相同，且摻雜濃度低于所述第一pn結延展區20的的摻雜濃度。
一般多個所述第一pn結延展區20或多個所述第二pn結延展區30位于連接的所述場限環10的同側，以降低電場的集中程度。例如，多個第一pn結延展區20都設置在場限環10的左側，多個所述第二pn結延展區30設置在場限環10的右側。這時由于相鄰的場限環10在工作時電氣參數比較接近，如在一個場限環10的左側的電場比較集中，另一個場限環10的左側的電場也會比較集中，同時由于同一批次的pn結延展區，如第一pn結延展區20，都是在同一工藝流程中進行設計的，例如摻雜。這樣對排版等工藝步驟的要求就比較簡單，降低工藝成本，而且最終制作的器件的均勻性比較好。
在又一個實施例中，對每個場限環10外邊緣區域多級pn結延展，如圖3，場限環10(P+)比有源區的結深更深，第一pn結延展區20(P-)比場限環10的結深淺，第二pn結延展區30(P--)則結深較第一的結深淺，之后可依次實行多級pn結延展，每一級pn結的結深均比前一級的淺，從而實現減小其外邊緣pn結曲率的目的。
其中，P+場限環10的數目(NP+)與第一pn結延展區20(P-)注入區的數目(NP-)和第二pn結延展區30的數目(Np--)相等，即NP+＝NP-＝NP--。所述第一pn結延展區20與第二pn結延展區30位于所述場限環10的同側。所述第一pn結延展區20與所述場限環10的側面接觸。
在本發明中，在第一pn結延展區20比場限環10的結深較深時，由于第一pn結延展區20與場限環10是橫向相鄰的，可以是第一pn結延展區20僅與場限環10的側面接觸，還可以是與同時與場限環10的側面的底面接觸，本發明對所述第一pn結延展區20與場限環10的結深的關系以及連接關系不做具體限定，根據實際需要的對場限環10的電場弱化需求確定。在本發明中，第一pn結延展區20、第二pn結延展區30可以是僅僅與場限環10接觸，也可以是有部分區域重疊。實際在工藝制作時，會進行相鄰區域的重疊，這樣就會降低工藝難度，降低工藝成本，同時場限環10及其附近電場也不會發生突變。
對每個場限環10外邊緣區域實行多級pn結延展還有其它的方式。如在又一實施例中，如圖4所示，場限環10(P+)與有源區的結深相同，而第一pn結延展區20(P-)的結深比場限環10的結深更深，第二級pn結延展區(P--)則結深較場限環10的結深淺，之后還可實行多級pn結延展，每一級pn結的結深均比前一級的淺，從而實現減小其外邊緣pn結曲率的目的。
其中，P+場限環10的數目(NP+)大于第一pn結延展區20(P-)的數目(NP-)和第二pn結延展區30的數目(Np--)，第一pn結延展區20(P-)的數目(NP-)等于第二pn結延展區30的數目(Np--)，即NP+>NP-＝Np--。
對每個場限環10外邊緣區域多級pn結延展方式在再一實施例中，如圖5所示，場限環10(P+)比有源區的結深更深，第一pn結延展區20(P-)比場限環10的結深淺，第二pn結延展區30(P--)則結深較第一pn結延展區20(P-)的結深淺，之后可依次實行多級pn結延展，每一級pn結的結深均比前一級的淺，從而實現減小其外邊緣pn結曲率的目的。
其中，P+場限環10的數目(NP+)大于第一pn結延展區20(P-)的數目(NP-)和第二級pn結延展區的數目(Np--)，第一pn結延展區20(P-注入區的數目(NP-)等于第二級pn結延展區的數目(Np--)，即NP+>NP-＝Np--。
而對于每一級pn結延展區，可以有不同的設置方式。所述第一pn結延展區20可以為整體式第一pn結延展區20，也可以為由多個結深相等的間隔分布的半徑依次增大的第一pn結分延展區組成的第一pn結延展區20，整體式第一pn結延展區20的設計工藝簡單，而間隔分布的半徑依次增大的第一pn結分延展區組成的第一pn結延展區20對弱化電場的能力更加精確。例如，可以通過測試獲得單個第一pn結分延展區對電場的弱化能力，直接計算出需要的第一pn結分延展區的數量，然后進行下一步的工藝制作，這樣能夠可以更加合理有效的利用器件的空間。
而對于間隔分布的半徑依次增大的第一pn結分延展區組成的第一pn結延展區20的分布情況，在一個實施例中，如圖6所示為第一pn結延展區20(P-)的延展區域分布，并且P+場限環10的數目(NP+)等于第一pn結延展區20(P-)的數目(NP-)，即NP+＝NP-。在圖6中的上側的分布為俯視圖，從其中可以看出，將每個第一pn結延展區20分為了m個橫向長條平行的第一pn結分延展區，其中m為大于等于2的自然數，這樣通過計算每一長條的第一pn結分延展區對與其最近的場限環10的電場能力，即可在另一器件中，在摻雜不變的前提下，控制第一pn結分延展區的數量來弱化場限環外邊緣電場。或者是在第一pn結分延展區的數量和位置不變的前提下，通過改變摻雜濃度，精確改變弱化場限環外邊緣電場的能力。
為進一步精確控制場限環10外邊緣區域的電場，在又一個實施例中，如圖7所示為第一pn結(P-)的延展區域分布，并且P+場限環10的數目(NP+)等于第一pn結延展區20(P-)注入區的數目(NP-)，即NP+＝NP-。這個將第一pn結延展區20分為m*m個第一pn結延展分區，使得控制該場限環10的能力再一步獲得提升。其中，m為大于等于2的自然數。
而在本發明中第一pn結延展區20或第二pn結延展區30的數量不一定等于場限環10，只要能夠將最容易擊穿的場限環10的擊穿電場提高即可提高整個器件的擊穿電場，即只要在最需要提高擊穿電場的位置設置第一pn結延展區20或第二pn結延展區30即可。如圖8所示為一種第一pn結延展區20(P-)的區域分布，并且P+場限環10的數目(NP+)大于第一pn結延展區20(P-)注入區的數目(NP-)，即NP+>NP-。
如圖9所示為另一種第一pn結延展區20(P-)的延展區域分布，并且P+場限環10的數目(NP+)大于第一pn結延展區20(P-)的數目(NP-)，即NP+＝NP-，第一pn結延展分區為m*m陣列分布的第一pn結延展分區，其中，m為大于等于2的自然數。
需要指出的是，在本發明中對于第一pn結延展區的設計并不一定是上述兩種方式，還可以是環狀間隔分布等其它的分布方式，本發明對此不做具體限定。
綜上所述，本發明實施例提供的功率半導體器件終端結構，通過設置與場限環連接的第一pn結延展區，延伸了場限環外邊緣區域的pn結曲面，使各場限環都形成類似于JTE的結構，從而弱化場限環外邊緣電場，實現提升整個終端結構的擊穿電壓，降低器件反向漏電流的目的。同時不會大幅增加設計難度和制作成本。
以上對本發明所提供的功率半導體器件終端結構進行了詳細介紹。本文中應用了具體個例對本發明的原理及實施方式進行了闡述，以上實施例的說明只是用于幫助理解本發明的方法及其核心思想。應當指出，對于本技術領域的普通技術人員來說，在不脫離本發明原理的前提下，還可以對本發明進行若干改進和修飾，這些改進和修飾也落入本發明權利要求的保護范圍內。
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