專利名稱：后道互連介質堆層的實施方法
技術領域：
本發明屬于半導體集成電路制造工藝技術領域，具體涉及一種改進的后道介質堆層的實施方法。
背景技術：
近幾十年來，CMOS(互補金屬氧化物半導體)技術一直按摩爾定律規定的路線而高速發展，芯片集成度不斷提高，性能不斷提升，單位器件成本逐漸下降。隨著特征尺寸的不斷減小，互連延遲逐漸取代器件延遲成為影響芯片性能的主要因素。為了滿足器件集成度和性能的需求，銅(Cu)材料/低介電常數(k)材料的互連逐漸取代傳統的鋁(Al)互連成為主流。
對90nm及以下技術代而言，一般采用低k材料作層間介質(ILD)和層內介質(IMD)，以降低后道產生的延遲，提高芯片整體性能。所謂低k材料的k值一般在1-3.9之間。目前而言，基于二氧化硅的低k材料即摻碳的氧化硅(carbon doped oxide，CDO)材料，是業界首選的材料，因為它具備與傳統二氧化硅介質互連工藝相兼容的優異特性。CDO材料由于制備工藝的影響，一般含有一定量的H，所以也稱之為SiCO或SiCOH。根據制備工藝條件的不同，其k值可以在2.7-3.0之間變化，應用到后道的ILD和IMD中，可以使電容降低20％左右，互連延遲(即RC延遲)可以降低了25-30％。
但是，CDO材料具有低k介質材料的共同缺點，即機械性能較差，且CDO材料的應力屬于張應力。一般邏輯電路都會有多層金屬互連結構，多層CDO薄膜的張應力會給芯片帶來嚴重的影響；同時，其機械性能也會嚴重影響芯片的整體性能。針對這些特點，業界一般使用SiO2作為第一層和最高層金屬互連的介質層。請參閱圖1所示的應用示意圖，其中圖中“-”代表壓應力，“+”代表張應力。因為SiO2具有壓應力，可以平衡CDO引入的張應力，同時也能增強整個互連多層堆棧結構的機械強度，因而整個后道介質堆層的可靠性被大幅度提升，并極大地提高了后道的可靠性和成品率。
然而，根據國際半導體技術路線圖(ITRS)和按比例縮小原則，第一層金屬互連具有最具挑戰性的特征尺寸，其布線最密集。也就是說，如果在第一層金屬間使用SiO2作介質，其高布線密度會帶來嚴重的層內寄生電容，并導致后道的互連延遲增加，大幅度降低芯片性能。因此，業界需要找出一種合適的實施方法來解決性能和可靠性之間的平衡問題。
發明內容
本發明要解決的技術問題是提供一種可以平衡后道介質堆層性能和可靠性的后道互連介質堆層的實施方法。
為了解決上述技術問題，本發明提供了一種新的后道互連介質堆層的實施方法，該方法包括應用具有壓應力的二氧化硅材料作為金屬前介質及最高層金屬互連介質；應用具有張應力的低介電常數材料作為第一層金屬互連介質和后道的其他層金屬互連介質。
進一步地，所述的低k材料是基于摻碳氧化硅的。
進一步地，所述摻碳氧化硅的含碳量在5％到30％之間。
進一步地，由二氧化硅材料形成的金屬前介質和最高層金屬互連介質是采用高密度等離子體化學氣相淀積技術制備的，其中形成金屬前介質和最高層金屬互連介質的制備過程中，介質淀積速率與濺射速率比例在1.5到10之間。
相對于現有技術，本發明的實施方法通過將具有張應力的低介電常數材料作為布線密度最高的第一層金屬互連介質，不僅平衡了后道應力改善整個后道機械性能，而且極大地降低了后道的寄生電容，從而起到了提高了整個后道的可靠性和性能的有益效果。
通過以下對本發明一實施例結合其附圖的描述，可以進一步理解其發明的目的、具體結構特征和優點。其中，附圖為圖1為現有后道結構應力示意圖；圖2為采用本發明的實施方法形成的后道部分截面結構示意圖。
具體實施例方式
為使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例對本發明作進一步詳細說明。
請參閱圖2，本發明后道互連介質堆層的實施方法包括應用具有壓應力的二氧化硅(SiO2)材料作為金屬前介質20；應用具有張應力的低k(介電常數)材料作為第一層至僅次于最高層金屬互連介質；應用具有壓應力的SiO2材料作為最高層金屬互連介質。
值得提出的是，在本實施方式中，后道的最高層金屬互連介質包括最高金屬線間介質1、最高層金屬層間介質3及位于兩者之間的刻蝕阻擋層2。在很多工藝方案中，最高金屬線間介質1和最高層金屬層間介質3是采用相同的介質材料，一次成膜工藝形成，則就不會設置刻蝕阻擋層2。后道的第一層金屬互連介質是指第一層金屬線間介質21。后道的其他層結構與最高層金屬互連相同，在此不再贅述。
在本發明中，低k材料是基于摻碳氧化硅(CDO)的介質材料，所使用的摻碳氧化硅的含碳量在5％到30％之間，k值較佳范圍是1.5-3.3。由于含碳量和摻碳氧化硅薄膜的硬度、k值、應力、孔隙結構、孔隙密度等參數直接相關，其具體指標可以根據實際工藝和應用要求來調整。基于CDO的低k介質材料能夠很好地與傳統CMOS技術相兼容，且具有張應力，可以對其制造工藝進行調準來得到不同的薄膜性能，以滿足不同產品實際應用的需要。應用于金屬前介質和最高層金屬互連介質SiO2是采用高密度等離子體化學氣相淀積(HDP-CVD)技術制備的。在制備SiO2介質層的過程中，對半導體襯底施加偏壓，并調節制備裝置的反應腔內的氣體比例。其中增加惰性氣體百分比，可以在SiO2介質層薄膜淀積的同時，實現部分離子對半導體襯底表面薄膜的轟擊和濺射效應，即是會刻蝕掉一部分淀積的薄膜，從而提高了介質填充能力，因此HDP-CVD制備工藝中的淀積速率/離子濺射速率比例是很重要的參數。由于離子轟擊效應，使表面SiO2薄膜產生很強的壓應力。通過調節其淀積速率/離子濺射速率比例在1.5到10之間，實現對淀積速率和轟擊程度很好的控制，從而實現對SiO2介質薄膜應力的控制。
對于90nm及以下技術代而言，本發明的實施方法通過使用具有壓應力的SiO2作為金屬前介質和最高層金屬互連介質材料，將具有張應力的低k介質材料作為其他層金屬互連的介質，起到了平衡后道應力改善整個后道機械性能的效果。另外通過將低k介質材料作為布線密度最高的第一層金屬互連介質，極大地降低了后道的寄生電容，減少了后道的互連延遲，從而提高了整個后道的可靠性、成品率和性能。
權利要求
1.一種后道互連介質堆層的實施方法，其特征在于該方法包括應用具有壓應力的二氧化硅材料作為金屬前介質及最高層金屬互連介質；應用具有張應力的低介電常數材料作為第一層金屬互連介質和后道的其他層金屬互連介質。
2.如權利要求1所述的實施方法，其特征在于所述的低介電常數材料是基于摻碳氧化硅的。
3.如權利要求2所述的實施方法，其特征在于所述摻碳氧化硅的含碳量在5％到30％之間。
4.如權利要求1所述的實施方法，其特征在于由二氧化硅材料形成的金屬前介質和最高層金屬互連介質是采用高密度等離子體化學氣相淀積技術制備的，其淀積速率與濺射速率比例在1.5到10之間。
5.如權利要求1所述的實施方法，其特征在于所述低介電常數材料的介電常數在1.5-3.3之間。
全文摘要
本發明公開了一種后道互連介質堆層的實施方法，其涉及半導體集成電路制造工藝技術領域。本發明的實施方法通過使用具有壓應力的SiO
文檔編號H01L21/02GK101030567SQ20071003918
公開日2007年9月5日 申請日期2007年4月6日 優先權日2007年4月6日
發明者康曉旭 申請人:上海集成電路研發中心有限公司