專利名稱：全耗盡Air_A1N_SOI MOSFETs器件結構及其制備方法
技術領域：
本發明屬于微電子學與固體電子學技術領域，涉及一種集成電路的基本 單元MOSFET，具體涉及一種全耗盡FD Air_AlN_SOI MOSFETs器件結構， 本發明還涉及該器件結構的制備方法。
背景技術：
SOI器件由于具有寄生電容小、易形成淺結、可以避免閂鎖效應、良好 的電學特性等優點，成為深亞微米工藝中極具潛力的一種技術。但是由于 SOI器件的埋層使用的是熱導率很低的Si02，所以電路工作時在SOI器件溝
道區產生的熱量很難順利耗散出去，從而引起熱量在溝道區積聚，導致漏端 電流減小，閾值電壓漂移等一系列問題。解決這一問題最有效的方法是把用
做SOI器件絕緣層的Si02用高熱導的材料替代，如A1N， A1203， Si3N4等熱 導率高的材料。但是，通常現有相關報道的高熱導材料均具有高的介電常數, 隨著器件的特征尺寸不斷縮小，器件的源端和漏端電勢對溝道區電勢分布的 影響越來越大，漏端與源端通過溝道區和BOX層的耦合所產生的DIBL (Drain Induced Barrier Lowering)和DIVSB(Drain induced Virtual Substrate Bias )效應使器件的關態電流升高并且使閾值電壓隨漏端電壓變化而變化， 形成嚴重的短溝道效應，尤其對于高介電常數的材料，更使上述兩種效應造 成的影響加劇，導致電路的靜態功耗增大。
發明內容
本發明的目的是提供一種全耗盡Air—AIN—SOI MOSFETs器件結構，不
僅解決了現有SOI器件自加熱效應問題，還解決了隨特征尺寸的減小和高K 材料的引入而導致的器件關態電流升高和閾值電壓隨漏端電壓變化產生漂 移的問題。
本發明的另一 目的是提供上述MOSFETs器件結構的制備方法。 本發明所采用的技術方案是， 一種全耗盡Ah^AlhLS01 MOSFETs器件結 構，包括柵極、柵極兩邊設置的Si3N4側墻，柵極和Si3N4側墻的下面設置有 柵氧化層，柵氧化層的正下方設置有溝道區，溝道區的兩邊分別設置有源區 和漏區，源區、漏區與溝道區接觸的內側設置有擴展區，溝道區、源區和漏 區的下方依次為絕緣層和硅襯底，其中的絕緣層由空洞層和空洞層兩側設置 的A1N絕緣層組成，空洞層設置于溝道區的正下方。
本發明所采用的另一技術方案是，上述MOSFETs器件結構的制備方法， 按以下步驟進行
步驟1、在硅基片上熱氧化生長一層Si02并淀積一層Si3N4，使用柵掩 膜板對Si片進行光刻，并在保留部分上端濕氧氧化生成一層SiCb做為下部 掩蔽層；
步驟2、把上步完成的硅片清洗后置入離子束增強系統的靶室中，用電 子槍以0.05 0.5nm/s的速度蒸發高純鋁，同時以束流5mA、能量20KeV的 氮離子轟擊硅片，在高真空條件下淀積A1N層于未掩蔽區，淀積時保持襯底 溫度為700'C，之后清洗研磨硅片使其表面平整；
步驟3、使用標準smartj:ut工藝在上步實現的硅片上形成一層源、漏及 溝道區需要的硅膜層；
步驟4、使用由多個等間距的相同形狀構成的掩膜對柵下硅區進行各向 異性反應離子刻蝕，形成刻蝕槽； 步驟5、把上步實現的硅片在溫度為1000。C 120(TC，壓強為380 420Pa 的H2氣氛中退火，時間為2 4min，硅遷移后重新結合形成硅中空洞；
步驟6、把上步完成的結構再使用普通的CMOS工藝完成上部分的結構， 即完成整個制備過程。
本發明的有益效果是，同時解決了 SOI器件中的自加熱效應和SOAN 器件中的泄漏電流增大和閾值電壓漂移問題。該器件源漏下面的絕緣層采用 高熱導率的A1N材料來解決自加熱效應問題，而溝道下方則采用低K的Air 空洞層減小小尺寸器件中BOX層的電勢耦合來解決由DIBL效庫和DIVSB 效應引起的關態電流和閾值電壓漂移的問題。器件工作時內部晶格溫度要比 普通SOI結構小得多，驅動電流可與SOAN結構相比擬，比普通SOI結構 大，解決了 SOI器件的自加熱效應問題；泄漏電流比普通SOI結構和SOAN 結構的小兩個數量級；閾值電壓隨漏端電壓升高的漂移量比普通SOI結構和 SOAN結構的都要小得多，有效地抑制了短溝道效應，為小尺寸SOI器件在 高溫應用領域提供新途徑。
圖l是本發明的結構示意圖2a為本發明的制備流程步驟l的原理示意圖，圖2b為本發明的制備流 程步驟2的原理示意圖，圖2c為本發明的制備流程步驟3的原理示意圖，圖2d 為本發明的制備流程步驟4的原理示意圖，圖2e為本發明的制備流程步驟5的 原理示意圖3為本發明結構、SOAN與SOI結構的器件工作時內部晶格溫度分布情
況；
圖4為本發明結構、SOAN與SOI結構對應的IcLVd特性曲線，即器件的開
態電流隨漏電壓Vd變化曲線；
圖5為本發明結構、SOAN與SOI結構對應的Id一Vd特性曲線，即器件的 關態電流隨漏電壓Vd變化曲線。
圖中，1、柵極，2、 Si3N4側墻，3、柵氧化層，4、源區，5、漏區，6、 擴展區，7、溝道區，8、空洞層，9、 A1N絕緣層，10、 Si襯底。
具體實施例方式
下面結合附圖和具體實施方式
對本發明進行詳細說明。
如圖1所示，為本發明的結構示意圖，柵極l的兩邊設置有SbN4側墻2， 柵極l和Si3N4側墻2的下面為柵氧化層3，柵氧化層的下面一層的一邊為源區 4，柵氧化層的下面一層的另一邊為漏區5，源、漏區的內側都設置有擴展區 6，柵氧化層的正下方為溝道區7。溝道區的下面為空洞層8，空洞層8的兩側 為絕緣A1N材料9，空洞層8和A1N絕緣層9的下面為一層硅襯底10。
本發明的Air一AlN一SOI MOSFETs器件結構，其制備可以按照以下步驟實
施
步驟1、在準備好的普通硅基片上熱氧化生長一層Si()2并淀積一層Si3N4， 使用柵掩膜板對Si片進行光刻，并在保留部分上端濕氧氧化生成一層厚Si02 作為下部掩蔽層，形成結構如圖2a。
步驟2、把步驟l實現硅片清洗后置入離子束增強系統的靶室中，用電 子槍以0.05 0.5nm/s的速度蒸發高純鋁，同時以束流5mA、能量20KeV的 氮離子轟擊硅片，在高真空條件下淀積A1N層于未掩蔽區，淀積時保持襯底 溫度為70(TC。之后清洗研磨硅片至一定厚度并使其表面平整，如圖2b。
步驟3、使用標準smart_CUt工藝在前面實現的硅片上形成一層厚度合適 的硅膜層，如圖2c。 步驟4、使用圖2d左邊所示掩膜對器件柵下硅區進行各向異性RIE (ReactiveIonEtch)，形成圖2d右所示結構，掩膜圖形的形狀和大小以及間 距由所需形成的器件溝道區頂層硅膜厚度決定。
步驟5、在溫度為1000'C 1200。C，壓強為380 420Pa的H2氣氛中退火， 時間為2 4min,硅遷移后重新結合形成硅中空洞，如圖2e所示。
步驟6、形成上述結構后再使用普通的CMOS工藝即可以形成所需要的 器件結構。
本發明的結構既可以解決普通SOI器件中的自加熱效應，同時還可以解 決SOAN器件中的泄漏電流增大和閾值電壓漂移問題。為了體現本發明提出 的新器件結構的優越性，分別與現有的普通SOI結構和SOAN結構的晶格溫 度分布情況、電學特性作以對比。
圖3所示為本發明結構、SOAN結構與SOI結構的器件在漏電壓Vd為 1.5V,柵端電壓為1.5￥情況下器件內部晶格溫度分布情況。橫坐標為沿溝道 方向從源端到漏端，縱坐標為在設定橫坐標X處的晶格溫度值，模擬時設定 的環境溫度為室溫G00K)。從圖中可以看出，在開態工作時三種器件的最 大晶格溫度均較環境溫度有所上升，其中SOI結構為381K， AlhLSOI結構為 304K, Air—A1N—SOI結構為303K，并且最大值的位置位于X為0.05um 0.1um 處，從前述器件結構可知，此為柵側墻覆蓋區域，從而可知開態工作時熱量 的產生和積聚主要集中在漏端溝道勢壘處。另外據圖可知，普通SOI結構器 件在開態工作時遭受嚴重的自加熱效應，在整個有源區晶格溫度較環境溫度 升高均大于75K,可能造成器件工作時跨導^n畸變，驅動電流降低等一系列 不良后果；而SOAN結構和AhiAlN一SOI結構卻可以很好的抑制開態工作時 晶格溫度升高在整個有源區兩種結構的晶格溫度升高均小于4K，也即在開
態工作時漏端勢壘區產生的熱量可以很順利的通過埋層高熱導A1N材料傳導 出去，抑制自加熱效應。
圖4所示為三種結構在Vgs-V產lV時漏電壓Vd從0V上升到1.5V對應 的lduVd特性曲線，即器件的開態電流隨漏電壓Vd變化曲線。從圖中可以 看出，在Vd為1.5V時，Air一AlN一SOI結構的驅動電流為200uA/um， SOAN 結構的驅動電流為199 uA/um，而SOI結構的驅動電流為178 uA/um,也就 是說Air_AlN_SOI結構器件在室溫環境下其驅動能力較普通SOI器件提高了 12.4%，而SOAN器件的驅動能力與Air一AlN一SOI器件接近，比普通SOI器 件提高了 12.3%。說明使用高熱導A1N材料做為熱泄放通道后器件的驅動能 力較普通的SOI結構有較大提高，解決了器件的自加熱效應。Air_AlN—SOI 結構器件與SOAN器件在驅動能力上相當，其主要原因在于開態工作時熱量 的產生和積聚主要集中在漏端溝道勢壘處，因此源漏下方的AIN是最有效的 熱量泄放通道，從而使得Air_AlN_SOI結構器件與SOAN器件一樣能夠完 美解決自加熱效應引起的驅動能力下降問題。
圖5為三種結構在rg=0V漏電壓Vd從0V上升到1.5V所對應的Id—Vd 特性曲線，也即是器件的關態電流隨漏電壓Vd變化曲線。從圖中可以看出， 在漏端電壓K為1.2V時SOAN結構的漏電流為1.8e-10A/um，而普通SOI 結構的漏電流為2.7e-ll A/um， SOAN結構漏電流為普通SOI結構器件漏電 流的6.7倍！這個增大的漏電流會使器件在工作時靜態功耗增大，而SOI器 件一個顯著的優點就是它的低壓低功耗環境工作應用特性，關態時泄漏電流 的增大就會限制其工作條件，并且使其通過解決自加熱效應得到的性能提升 惡化，使其電流開關比/。 //^降低。其原因是引入高熱導的AIN材料后由于. AIN材料具有較高的介電常數，從而BOX層會通過漏端與溝道內部的電勢
耦合引起其關態漏電流增大。圖5中同時給出了本發明器件結構的關態漏電 流情況。從圖中可以看出，在相同的漏端電壓Fd下，關態電流/。ff降低到 3.2e-13A/um,比普通SOI結構的關態電流還低兩個數量級，說明溝道下方 .低K的Air大大減小了 BOX層通過漏端與溝道內部的電勢耦合，從而解決 了引入高熱導率材料AlN后引起的I。ff增大的問題。
權利要求
1、一種全耗盡Air_AlN_SOI MOSFETs器件結構，包括柵極(1)、柵極(1)兩邊設置的Si3N4側墻(2)，柵極(1)和Si3N4側墻(2)的下面設置有柵氧化層(3)，柵氧化層(3)的正下方設置有溝道區(7)，溝道區(7)的兩邊分別設置有源區(4)和漏區(5)，源區(4)、漏區(5)與溝道區(7)接觸的內側設置有擴展區(6)，溝道區(7)、源區(4)和漏區(5)的下方依次為絕緣層和硅襯底(10)，其特征在于，所述的絕緣層由空洞層(8)和空洞層(8)兩側設置的AlN絕緣層(9)組成，所述的空洞層(8)設置于溝道區(7)的正下方。
2、 一種制備權利要求1所述MOSFETs器件的方法，其特征在于，該 方法按以下步驟進行，步驟l、在硅基片上熱氧化生長一層Si02并淀積一層Si3N4，使用柵掩 膜板對Si片進行光刻，并在保留部分上端濕氧氧化生成一層Si02做為下部 掩蔽層s步驟2、把上步完成的硅片清洗后置入離子束增強系統的靶室中，用電 子槍以0.05 0.5nm/s的速度蒸發高純鋁，同時以束流5mA、能量20KeV的 氮離子轟擊硅片，在高真空條件下淀積A1N層于未掩蔽區，淀積時保持襯底 溫度為70(rC，之后清洗研磨硅片使其表面平整；步驟3、使用標準smart一cut工藝在上步實現的硅片上形成一層源、漏及 溝道區需要的硅膜層；步驟4、使用由多個等間距的相同形狀構成的掩膜對柵下硅區進行各向 異性反應離子刻蝕，形成刻蝕槽；步驟5、把上步實現的硅片在溫度為IOO(TC 1200°C ，壓強為380 420Pa的H;j氣氛中退火，時間為2 4min，硅遷移后重新結合形成硅中空洞；步驟6、把上步完成的結構再使用普通的CMOS工藝完成上部分的結構， 即完成整個制備過程。
全文摘要
本發明公開的一種全耗盡Air_AlN_SOI MOSFETs器件結構，包括柵極、Si<sub>3</sub>N<sub>4</sub>側墻，柵極和Si<sub>3</sub>N<sub>4</sub>側墻下面設置的柵氧化層，柵氧化層的正下方設置有溝道區，溝道區的兩邊分別設置有源區和漏區，源區、漏區與溝道區接觸的內側設置有擴展區，溝道區、源區和漏區的下方依次為絕緣層和硅襯底，其特點是絕緣層由Air和Air兩側設置的AlN絕緣層組成，Air設置于溝道區的正下方。通過先制備得到硅襯底，在用掩膜對硅片上的硅區進行各向異性，形成中間空余的結構，在使用現有方法實現上部分的結構。該器件結構能同時解決SOI器件中的自加熱效應和SOAN器件中的泄漏電流增大和閾值電壓漂移問題。
文檔編號H01L29/786GK101170134SQ200710188439
公開日2008年4月30日 申請日期2007年11月30日 優先權日2007年11月30日
發明者鞏鵬亮, 媛 楊, 勇 高 申請人:西安理工大學