金屬氧化物半導體晶體管與其形成方法

專利名稱：金屬氧化物半導體晶體管與其形成方法
技術領域：
本發明涉及一種金屬氧化物半導體(metal oxide semiconductor,M0S)晶體管以及其形成方法，特別是涉及一種具有彎曲底面的金屬硅化物的金屬氧化物半導體晶體管及其形成方法。
背景技術：
隨著半導體元件尺寸持續微縮，傳統方法中利用降低柵極介電層，例如降低二氧化娃層厚度，以達到最佳化目的的方法，面臨到因電子穿隧效應(tunneling effect)而導致漏電流過大的物理限制。為了有效延展邏輯元件的世代演進，高介電常數(high-K)材料因具有可有效降低物理極限厚度，并且在相同的等效氧化厚度(equivalent oxidethickness,以下簡稱為EOT)下，有效降低漏電流并達成等效電容以控制溝道開關等優點，而被用以取代傳統二氧化硅層或氮氧化硅層作為柵極介電層。而傳統的柵極材料多晶娃則面臨硼穿透(boron penetration)效應,導致元件效能降低等問題；且多晶硅柵極更遭遇難以避免的耗層效應(cbpletion effect)，使得等效的柵極介電層厚度增加、柵極電容值下降，進而導致元件驅動能力的衰退等困境。針對此問題，半導體業界更提出以新的柵極材料，例如利用具有功函數(work function)金屬層的金屬柵極來取代傳統的多晶硅柵極，用以作為匹配High-K柵極介電層的控制電極。傳統金屬柵極的工藝依照高介電常數層的形成時序，又可概分為「前高介電常數層(high-k first)」或「后高介電常數層(high-k last)」。在已知「后高介電常數層」工藝中，高介電常數層形成之后還會進行高溫退火工藝(annealing)，以提升高介電常數層的品質。然而，此高溫退火工藝對于已經形成的元件容易造成損害，特別是金屬硅化物(silicide)等元件,而影響了晶體管的品質。

發明內容
本發明于是提出一種MOS晶體管以及其制造方法，以解決上述問題。根據本發明的實施例，本發明提供了一種金屬氧化物半導體晶體管，包括基底、柵極介電層、柵極、源極/漏極區、金屬硅化物層以及接觸金屬層。柵極介電層設置于基底上，且柵極設置于柵極介電層上。源極/漏極區設置于柵極的兩側的基底中。金屬硅化物層設置于該源極/漏極區上，其中金屬硅化物層具有彎曲的底面。根據本發明的實施例，本發明還提供了一種形成金屬氧化物半導體晶體管的方法。首先提供基底，基底中具有晶體管，晶體管包括柵極介電層、設置于柵極介電層上的柵極、以及設置于柵極兩側的基底中的源極/漏極區。接著于基底上形成犧牲層覆蓋晶體管，并移除部分的犧牲層以暴露源極/漏極區。最后于暴露的源極/漏極區中形成金屬硅化物層。本發明所提供金屬氧化物半導體晶體管的制作方法中，金屬硅化物層優選是在狹小的空間中形成，例如在接觸洞中形成，故可具有前述的底面彎曲的結構。此外，本發明的金屬硅化物層是在形成高介電常數層之后才形成，故金屬硅化物層并不會被高介電常數層的熱退火步驟所影響，可確保金屬硅化物層的品質。


圖1與圖8繪示了本發明第一實施例中形成金屬氧化物半導體晶體管的步驟示意圖。圖9與圖10繪示了本發明第二實施例中形成金屬氧化物半導體晶體管的步驟示意圖。附圖標記說明300基底326高介電常數層302淺溝槽隔離328功函數金屬層304介質層329介電層306虛置柵極330低電阻層308蓋層332接觸洞310襯墊層334金屬硅化物層312間隙壁334a頂面314輕摻雜源極/漏極區 334b底面316掩模層335保護層318源極/漏極區336阻障層320第二凹槽338接觸金屬層322外延層339接觸插栓324犧牲層339b底面325凹槽340M0S晶體管
具體實施例方式為使本領域的一般技術人員能更進一步了解本發明，下文特列舉本發明的數個優選實施例，并配合附圖，詳細說明本發明的構成內容及所欲達成的功效。請參考圖1至圖8，所繪示為本發明第一實施例中金屬氧化物半導體晶體管形成步驟示意圖。在本實施例中，金屬氧化物半導體晶體管可以是PMOS晶體管或者是NMOS晶體管，且本優選實施例采用「后柵極(gate-last)工藝」并搭配「后高介電常數介電層(high_klast)工藝」。如圖1所示，首先提供基底300,例如是娃基底(silicon substrate)、外延娃(epitaxial silicon substrate)、娃錯半導體基底(silicon germanium substrate)、碳化娃基底(silicon carbide substrate)或娃覆絕緣(silicon-on-1nsulator, SOI)基底等，但不以此為限。基底300中具有多個淺溝槽隔離(shallow trench isolation, STI)302，以電性隔絕基底300的各個MOS晶體管340。如圖1所示，在基底300中形成MOS晶體管340。于本發明的實施例中，MOS晶體管 340 包括介質層(interfacial layer) 304、虛置柵極(dummy gate)306、蓋層(cappinglayer) 308、襯墊層(lin er layer) 310、間隙壁(spacer) 312以及輕摻雜源極/漏極(LDD) 314 ο于本發明的實施例中，介質層304可包括二氧化硅(SiO2)或氮化硅(SiN)。虛置柵極306包括多晶娃(poly silicon),其可以是不具有任何摻質(undoped)多晶娃材料、具有摻質的多晶硅材料、或者非晶硅材料等，但也可以是由上述材料所組合的復合柵極，或者，在其他實施例中，虛置柵極306可具有傾斜側壁，而具有「上大下小」的形狀。蓋層308包括二氧化硅、氮化硅、碳化硅(SiC)或氮氧化硅(SiON)。襯墊層310包括氧化硅。間隙壁312可為單層或復合膜層的結構,例如其可包括高溫氧化娃層(high temperature oxide,HTO)、氮化娃、氧化娃、氮氧化娃或使用六氯二娃燒(hexachlorodisilane, Si2Cl6)形成的氮化硅(HCD-SiN)。本實施例中MOS晶體管340的形成步驟，例如先在基底300上全面形成介質層、虛置柵極層、蓋層后，再圖案化這些堆疊層，進而形成了 MOS晶體管340的柵極結構。接著，在此柵極結構的側壁形成襯墊層310，并在柵極結構兩側的基底300中形成輕摻雜源極/漏極區314，最后在襯墊層310的側壁上形成間隙壁312。然而，本領域普通技術人員亦應了解，本實施例的MOS晶體管340亦可能以其他方式形成，并不限于前述的制作步驟。如圖2所示，在基底300上全面形成掩模層316。掩模層316會覆蓋在前述MOS晶體管340上。在本實施例中，掩模層316例如是氮化硅層或是由應用材料公司提供的進階圖案化薄膜(advanced pattern film, APF),其厚度大體上介于20埃(Angstrom)至150埃之間，優選為50埃。如圖3所示，進行蝕刻工藝以在MOS晶體管340的虛置柵極306兩側的基底300中形成至少一第二凹槽320。舉例來說，可先進行干蝕刻步驟以在MOS晶體管340兩側的基底300中形成第一凹槽(圖未示)，接著進行濕蝕刻工藝，以各向同性地加大第一凹槽(圖未示)，使形成第二凹槽320。第二凹槽320的深度大體上介于300埃至800埃之間，優選為400埃。于本發明的實施例中,濕蝕刻例如使用六氟化硫(sulfur hexafluoride, SF6)或三氟化氮(nitrogen trifluoride, NF3)等的蝕刻液體。值得注意的是，形成第二凹槽320的方式不限于前述干蝕刻搭配濕蝕刻的方式，而可以透過單次或多次的干蝕刻及/或濕蝕刻的方式來形成。此外，位于MOS晶體管340以及淺溝槽隔離302上的掩模層316可以視情況部分保留或者全部移除。如圖4所示，進行選擇性外延成長(selective epitaxial growth, SEG)工藝，以于第二凹槽320中形成外延層322。于本發明優選實施例中，外延層322向上會高于基底300表面而向下延伸至基底300中。外延層322優選者會具有六面形(hexagon，又叫sigma Σ )或八面形(octagon)的截面形狀。于本發明優選實施例中，外延層322根據不同的MOS晶體管類型而可以具有不同的材料，舉例來說，若MOS晶體管340為P型晶體管(PMOS)時,夕卜延層322可以包括娃化鍺(SiGe),且可以用同步(in_situ)選擇性外延成長工藝進行P+摻雜，形成P+的SiGe外延層，可省略后續PMOS的源極/漏極的離子注入步驟。而于本發明另一實施例中，若MOS晶體管340為N型晶體管(NMOS)時，則外延層322可以包括硅化碳(SiC)，且亦可以用同步選擇性外延成長工藝進行N+摻雜，形成N+的SiC外延層。或者，在形成外延層322后，亦可額外再進行離子注入工藝以在外延層322中形成適當的摻質，以形成MOS晶體管340中的源極/漏極區318。此外，選擇性外延工藝可以用單層或多層的方式來形成，摻質可以以漸層的方式形成，異質原子(例如鍺原子或碳原子)亦可以漸層的方式改變，但優選者外延層322的表面較淡或者無鍺原子，以利后續金屬硅化物層的形成。
如圖5所示，在基底300上全面形成犧牲層324，以全面覆蓋淺溝槽隔離302以及MOS晶體管340。犧牲層324可以是旋涂式玻璃層(spin-on glass, S0G)、抗反射底層(bottom ant1-reflective coating layer, BARC layer)、光致抗蝕劑層、由應用材料公司提供的進階圖案化薄膜(advanced pattern film, APF)或其他含碳物質(carboncontaining material)或含娃物質(silicon containing material)等。優選者，犧牲層324宜選用與掩模層316具有蝕刻選擇比的材料，例如當掩模層316為氮化硅時，犧牲層324可以為旋涂式玻璃層。接著，進行平坦化工藝，例如是化學機械平坦化(chemicalmechanical polish, CMP)工藝或者回蝕刻工藝或兩者的組合，以依序移除部分的犧牲層324、部分的掩模層316、部分的襯墊層310、部分的間隙壁312，并完全移除蓋層308，直到暴露出虛置柵極306的頂面。最后，以干蝕刻或濕蝕刻或兩者的組合來移除虛置柵極306以及介質層304，以在MOS晶體管340中形成凹槽325。接著如圖6所示，依序在基底300上全面形成高介電常數層326、功函數層金屬層328以及低電阻層330，使其至少填入在凹槽325中。接著進行平坦化工藝，以移除凹槽325以外的高介電常數層326、功函數層金屬層328以及低電阻層330。于本發明的實施例中，高介電常數介電層例如可選自氧化鉿(hafnium oxide, HfO2)、娃酸鉿氧化合物(hafniumsilicon oxide, HfSiO4)、娃酸給氮氧化合物(hafnium silicon oxynitride, Hf Si ON)、氧化招(aluminum oxide, Al2O3)、氧化鑭(lanthanum oxide, La2O3)、氧化組(tantalum oxide,Ta2O5)、氧化 乙(yttrium oxide，Y2O3)、氧化錯(zirconium oxide，ZrO2)、欽酸銀(strontiumtitanate oxide, SrTiO3)、娃酸錯氧化合物(zirconium silicon oxide, ZrSiO4)、錯酸給(hafnium zirconium oxide, HfZrO4)、,思秘組氧化物(strontium bismuth tantalate,SrBi2Ta2O9, SBT)、錯欽酸鉛(lead zirconate titanate, PbZrxTi1^O3, PZT)與欽酸鋇銀(barium strontium titanate, BaxSr1^TiO3, BST)所組成的群組。功函數金屬層 328 則視MOS晶體管340的類型而可以做調整，例如當MOS晶體管340為PMOS時，功函數金屬層328為滿足P型晶體管所需功函數要求的金屬，例如鎳(Ni)、鈀(Pd)、鉬(Pt)、鈹(Be)、銥(Ir)、碲(Te)、錸(Re)、釕(Ru)、銠(Rh)、鎢(W)、鑰(Mo);鶴、釕、鑰、鉭(Ta)、鈦(Ti)的氮化物；鎢、鉭、鈦的碳化物；或者TiAlN、TaAlN等；若MOS晶體管340為NMOS時，功函數金屬層328為滿足N型晶體管所需功函數 要求的金屬，例如是鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)或鋁化鉿(HfAl)，但不以上述為限。低電阻層330例如是金屬，包括鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鑰(Mo)、銅(Cu)、氮化鈦(TiN)、碳化鈦(TiC)、氮化鉭(TaN)、鈦鎢(Ti/W)或鈦與氮化鈦(Ti/TiN)等復合金屬層料，但不以此為限。應當注意的是，為了增加MOS晶體管340的電性，除了前述高介電常數層326、功函數層金屬層328以及低電阻層330外，亦可選擇性地增加輔助層(圖未示)于適當的位置，例如增加氮化鈦層于功函數金屬層328以及低電阻層330之間、高介電常數層326以及功函數金屬層328之間，或者可針對高介電常數層326或功函數金屬層328進行適當的處理，例如對高介電常數層326在攝氏600度至800度之間進行高溫回火處理。由于此時金屬硅化物層尚未形成，故進行此高溫回火處理時，并不會對金屬硅化物層有任何影響。而于本發明優選實施例中，在形成了低電阻層330后，還可進行氧處理，以在低電阻層330上形成保護層335，例如當低電阻層330為鋁(Al)時，保護層335可以是氧化鋁(Al2O3)。如圖7所示，在犧牲層324上形成介電層329，其可包括和犧牲層324 —樣是旋涂式玻璃層或其他適合的材料。接著在犧牲層324以及介電層329中形成至少一接觸洞332以分別暴露部分的外延層322。于本發明優選實施例中，接觸洞332會具有傾斜(tapered)的側壁。此外,根據犧牲層324的材料，蝕刻氣體亦具有不同的配方(recipe)。舉例來說，當犧牲層324包括旋涂式玻璃時，蝕刻步驟包括使用含氟的蝕刻氣體；當犧牲層324包括抗反射底層時，蝕刻步驟包括使用含氧的蝕刻氣體；當犧牲層324包括進階圖案化薄膜時，蝕刻步驟包括使用含氫以及含氧的蝕刻氣體。接著，在接觸洞332所暴露的外延層322上形成金屬硅化物層334，例如是硅化鎳(NiSi)、硅化鈷(CoSi)或硅化鈦(TiSi)。形成金屬硅化物層334的方法例如，先對接觸洞332進行清洗步驟,然后進行物理氣相沉積工藝(physical vapor deposition, PVD),以至少在接觸洞332所暴露的外延層322上形成金屬層(圖未示)。接著進行熱回火工藝，使得金屬層和外延層322反應以形成金屬娃化物層334,最后再移除未反應的金屬層。在此需注意的是，由于在28納米或20納米的工藝下，接觸洞332的尺寸已日益縮小，因此前述對接觸洞332進行清洗步驟時，其傾斜的側壁容易還殘留有雜質，因此在外延層322上形成金屬層時，靠近接觸洞332側壁處較不易形成金屬層，而在接觸洞332中央處則有較厚的金屬層形成，故本實施例后續所形成的金屬硅化物層334，會具有「中間厚周圍薄」的結構特征，也就是金屬硅化物層334在周圍的厚度小于在中間的厚度。此外，金屬硅化物層334還會具有彎曲的頂面334a以及底面334b，且頂面334a以及底面334b皆朝向基底300處彎曲，而形成「微笑(smile)結構」。如圖8所示,在該接觸洞332中形成接觸插栓(contact plug) 339,接觸插栓339例如包括阻障層(barrier layer) 336以及接觸金屬層(contact metal layer) 338。阻障層336例如是氮化鈦，而接觸金屬層338例如是鎢或其他低電阻的金屬。阻障層336會直接接觸于金屬硅化物層334。且由于金屬硅化物層334具有彎曲的頂面334a，且金屬硅化物層334的頂面334a的面積會大于接觸插栓339的底面339b的面積，故接觸插栓339的底面33%會完全被金屬硅化物層334的頂面334a所包覆。在這樣的情況下，阻障層336以及接觸金屬層338的接觸面積得以增加，可有效降低兩者接面的電阻，進而增加MOS晶體管340的電性表現。在形成了接觸插栓339后，后續可繼續進行其他金屬內連線工藝，為本領域一般技術人員所熟知，在此不加以贅述。請參考圖9與圖10，所繪示為本發明第二實施例中形成金屬氧化物半導體晶體管的步驟示意圖。第二實施例前面步驟與第一實施例圖1至圖6相同，請參考前文描述。在進行完圖6的步驟后，接著如圖9所示，移除基底300上部分的犧牲層324，以暴露出外延層322。于一實施例中，犧牲層324可以部分被移除，例如以回蝕刻方式使得犧牲層324的頂面與外延層322大致上齊高，以暴露出外延層322的頂面，而于另一實施例中，犧牲層324會全部被移除。此外，由于MOS晶體管340上有保護層335以及掩模層316所覆蓋，且保護層335和掩模層316相較于犧牲層324具有蝕刻選擇比，因此形成金屬硅化物層334時，并不會對MOS晶體管340產生影響。接著，在外延層322上形成金屬硅化物層334，形成的方式和前述第一實施例的步驟類似，在此不加以贅述。值得注意的是，本實施例的金屬硅化物層334同樣也會形成彎曲的底面334b。接著如圖10所示，在基底300上全面形成介電層329，并在介電層329中形成接觸洞332。接著在介電層329中形成接觸插栓339，例如包括阻障層336以及接觸金屬層338。詳細實施方式如第一實施例所述，在此不加以贅述。而于本發明的實施例中，后續還可繼續進行例如金屬內連線工藝，為本領域一般技術人員所熟知，在此不加以贅述。值得注意的是，前述實施例的金屬硅化物層334形成在外延層322中，但本發明具有微笑曲線的金屬硅化物層334亦可能形成在一般源極/漏極區中。此外，前述實施例是以「后柵極(gate last) J的「后高介電常數層(high_k last) J為示例,但本發明特殊的金屬氧化物半導體晶體管結構亦可能在「前柵極」或「前高介電常數層」的工藝下形成。或者，前述實施例是以平面晶體管(planar transistor)的制作方法為例,但本發明亦可應用于其他非平面晶體管(non-planar transistor),例如鰭狀場效晶體管(Fin FET)等,這些實施例均應屬本發明所涵蓋的范圍。綜上所述，本發明提供了一種金屬氧化物半導體晶體管的結構以及工藝，所形成的金屬氧化物半導體晶體管具有特殊的金屬硅化物結構，此金屬硅化物具有彎曲的頂面以及彎曲的底面，可有效降低接觸插栓與金屬硅化物之間的電阻。此外，本發明所提供金屬氧化物半導體晶體管的制作方法中，金屬硅化物層優選是在狹小的空間中形成，例如在接觸洞中形成，故可具有前述的微笑結構。此外，本發明的金屬硅化物層是在形成高介電常數層之后才形成，故金屬硅化物層并不會被高介電常數層的熱退火步驟所影響，可確保金屬硅化物層的品質。以上所述僅為本發明的優選實施例，凡依本發明權利要求所做的等同變化與修飾，皆應屬本發明的涵蓋范圍。
權利要求
1.一種金屬氧化物半導體晶體管，包括: 基底； 柵極介電層，設置于該基底上； 柵極，設置于該柵極介電層上； 源極/漏極區，設置于該柵極的兩側的該基底中；以及 金屬硅化物層，設置于該源極/漏極區上，其中該金屬硅化物層具有彎曲的底面。
2.如權利要求1所述的金屬氧化物半導體晶體管，還包括接觸插栓，該接觸插栓直接接觸該金屬硅化物層，且該金屬硅化物層的頂面的面積大于該接觸插栓的底面的面積。
3.如權利要求1所述的金屬氧化物半導體晶體管，其中該金屬硅化物層的頂面的高度低于該柵極的頂面的高度。
4.如權利要求1所述的金屬氧化物半導體晶體管，其中該金屬硅化物層在周圍的厚度小于在中間的厚度。
5.如權利要求1所述的金屬氧化物半導體晶體管，其中該金屬硅化物層具有彎曲的頂面。
6.如權利要求5所述的金屬氧化物半導體晶體管，其中該金屬硅化物層的該頂面以及該底面皆向該基底的方向彎曲。`
7.如權利要求1所述的金屬氧化物半導體晶體管，其中該金屬硅化物層包括硅化鎳、硅化鈷或硅化鈦。
8.如權利要求1所述的金屬氧化物半導體晶體管，還包括犧牲層，該犧牲層設置于該基底上，其中該犧牲層與該柵極齊高。
9.如權利要求1所述的金屬氧化物半導體晶體管，還包括犧牲層，該犧牲層設置于該基底上，其中該犧牲層與該源極/漏極區齊高。
10.如權利要求1所述的金屬氧化物半導體晶體管，其中該源極/漏極區包括外延層。
11.一種形成金屬氧化物半導體晶體管的方法，包括: 提供基底，該基底中具有晶體管，該晶體管包括柵極介電層、設置于該柵極介電層上的柵極、以及設置于該柵極兩側的該基底中的源極/漏極區； 于該基底上形成犧牲層覆蓋該晶體管； 移除部分的該犧牲層以暴露該源極/漏極區；以及 于暴露的該源極/漏極區中形成金屬硅化物層。
12.如權利要求11所述的形成金屬氧化物半導體晶體管的方法，其中形成該金屬硅化物層時，該犧牲層與該柵極齊高。
13.如權利要求11所述的形成金屬氧化物半導體晶體管的方法，其中形成該金屬硅化物層時，該犧牲層與該源極/漏極區齊高。
14.如權利要求11所述的形成金屬氧化物半導體晶體管的方法，其中形成該金屬硅化物層時，該基底上不具有該犧牲層。
15.如權利要求11所述的形成金屬氧化物半導體晶體管的方法，還包括在該犧牲層中形成至少一接觸洞，以暴露該源極/漏極區。
16.如權利要求11所述的形成金屬氧化物半導體晶體管的方法，還包括在該犧牲層上形成介電層，并在該介電層以及該犧牲層中形成至少一接觸洞，以暴露該源極/漏極區。
17.如權利要求11所述的形成金屬氧化物半導體晶體管的方法，其中該犧牲層包括旋涂式玻璃層、抗反射底層、進階圖案化薄膜或光致抗蝕劑層。
18.如權利要求11所述的形成金屬氧化物半導體晶體管的方法，其中形成該源極/漏極區的步驟包括形成外延層。
19.如權利要求11所述的形成金屬氧化物半導體晶體管的方法，其中形成該金屬硅化物的方法包括: 進行清洗步驟； 于該基底上形成金屬層以至少覆蓋該源極/漏極區； 進行退火步驟使得該金屬層與該源極/漏極區反應；以及 移除未反應的該金屬層。
20.如權利要求11所述的形成金屬氧化物半導體晶體管的方法，其中形成晶體管的方法包括: 于該基底上形成虛置柵極； 移除該虛置柵極； 于該基底上形成高介電常數層，對該高介電常數層進行退火步驟； 于該高介電常數層上形成低電阻層；以及 于該低電阻層的表面上形成保護層。
全文摘要
本發明提供了一種金屬氧化物半導體晶體管與其形成方法。該金屬氧化物半導體晶體管包括基底、柵極介電層、柵極、源極/漏極區以及金屬硅化物層。柵極介電層設置于基底上，且柵極設置于柵極介電層上。源極/漏極區設置于柵極的兩側的基底中。金屬硅化物層設置于該源極/漏極區上，其中金屬硅化物層具有彎曲的底面。
文檔編號H01L21/336GK103117296SQ20111036457
公開日2013年5月22日 申請日期2011年11月17日 優先權日2011年11月17日
發明者江文泰, 林俊賢 申請人:聯華電子股份有限公司