專利名稱：垂直場效晶體管的制作方法
技術領域：
本發明涉及場效晶體管(FET)的制造，且更明確地說，涉及背面研磨半導體裸片以使得能夠獲得用于在其中制造的場效晶體管(FET)的低Rds(_。
背景技術：
目前技術的功率FET制造于具有等于或大于127μ m(5密爾)的厚度的半導體裸片上。多數半導體裸片具有約178 μ m(7密爾)的厚度。確切地說，當將垂直功率晶體管實施于這些裸片中時，這些半導體裸片厚度可導致用于功率FET的Rds_的較高電阻。減小Rds(ON)電阻的一種方式為重度摻雜襯底。然而，此選項可能并非始終可用。
發明內容
根據一實施例，一種用于產生當接通時在漏極與源極之間具有低串聯電阻的功率場效晶體管(FET)裝置的方法可包括以下步驟:在半導體裸片中形成垂直功率FET ;以及背面研磨所述半導體裸片至小于或等于約100μπι(4密爾)或更小的厚度。根據另一實施例，所述厚度可自約100 μ m(4密爾)至約25 μ m(l密爾)。根據另一實施例，形成垂直功率FET的所述步驟可包括:在布置于具有第一傳導類型的襯底上的具有第二傳導類型的外延層中形成包括用于垂直DMOS-FET的具有第一傳導類型的第一源極區及第二源極區的單元結構(cell structure)，其中所述第一源極區與所述第二源極區間隔開預定義的距離；在所述外延層之上形成絕緣的柵極層；圖案化所述柵極層以形成相互間隔開的第一柵極及第二柵極。根據另一實施例，所述圖案化步驟可在單一步驟中執行。根據另一實施例，圖案化所述柵極層的所述步驟可提供所述柵極層的連接所述第一柵極與所述第二柵極的橋接區域。根據另一實施例，所述橋接區域可位于所述單元結構外。根據另一實施例，所述方法可進一步包括通過金屬層連接所述第一柵極與所述第二柵極。根據另一實施例，所述方法可進一步包括:將所述半導體裸片安裝于引線框上；將所述半導體裸片的頂部區域與外部接點連接。根據另一實施例，所述頂部區域可由多個接合線連接。根據另一實施例，所述多個接合線各自可包括約0.254mm(10密爾)的厚度。根據另一實施例，所述頂部區域可由金屬夾片連接。根據另一實施例，所述金屬夾片可自銅制造。根據另一實施例，所述金屬夾片可提供補償半導體裸片厚度的區段。
根據另一實施例，一種當接通時在漏極與源極之間具有低串聯電阻的功率場效晶體管(FET)裝置可包括:半導體裸片，其包括垂直功率FET ;其中所述半導體裸片經背面研磨至小于或等于約100μπι(4密爾)或更小的厚度。
根據所述功率FET的另一實施例，所述厚度可自約100 μ m(4密爾)至約25 μ m(l密爾)。根據所述功率FET的另一實施例，所述垂直FET可為垂直擴散金屬氧化物半導體(DMOS)場效晶體管(FET)，其具有單元結構，所述單元結構包括:具有第一傳導類型的襯底，其形成漏極區；在所述襯底上的具有所述第一傳導類型的外延層；具有第二傳導類型的第一基極區及第二基極區，其布置于所述外延層內且間隔開預定義的距離；具有第一傳導類型的第一源極區及第二源極區，其分別布置于所述第一基極區及所述第二基極區內；柵極結構，其通過絕緣層而與所述外延層絕緣且布置于所述第一基極區與所述第二基極區之間的區上方且至少部分覆蓋所述第一基極區及所述第二基極區，其中所述柵極結構包括間隔開的第一柵極及第二柵極，其中每一柵極覆蓋所述基極區的相應部分。根據所述功率FET的另一實施例，所述垂直FET可進一步包括連接所述第一源極區及所述第二源極區與所述第一基極區及所述第二基極區的源極金屬層。根據所述功率FET的另一實施例，所述垂直FET可進一步包括連接所述第一柵極與所述第二柵極的柵極金屬層。根據所述功率FET的另一實施例，可由連接所述第一柵極與所述第二柵極的柵極層形成所述第一柵極及所述第二柵極。根據所述功率FET的另一實施例，所述第一柵極及所述第二柵極可連接于所述單元結構外。根據所述功率FET的另一實施例，所述垂直FET可進一步包括引線框，所述半導體裸片安裝于所述引線框上，其中所述半導體裸片的頂部區域與外部接點連接。根據所述功率FET的另一實施例，頂部區域可由多個接合線連接。根據所述功率FET的另一實施例，所述多個接合線各自可包括約0.254mm(10密爾)的厚度。根據所述功率FET的另一實施例，頂部區域可由金屬夾片連接。根據所述功率FET的另一實施例，所述金屬夾片可自銅制造。根據所述功率FET的另一實施例，所述金屬夾片可提供補償半導體裸片厚度的區段。根據又一實施例，一種集成電路裝置可包括如上所述的至少一個垂直FET，其中所述集成電路裝置提供對切換模式電力供應器的控制功能。根據所述集成電路裝置的另一實施例，所述集成電路裝置可包括控制所述至少一個垂直FET的微控制器。
圖1展示改進的垂直DMOS-FET的第一實施例。圖2展示改進的垂直DMOS-FET的第一實施例。圖3A至3F展示用于制造如圖2中所示的裝置的若干示范性工藝步驟。圖4展示具有在覆晶配置下的根據各種實施例的功率MOSFET的半導體裸片的布置；以及圖5展示覆晶功率MOSFET的另一實施例；圖6展示改進的垂直DMOS-FET在單一整合式芯片中的應用。圖7A至7B展示使用導線接合的根據各種實施例的功率MOSFET的實施例。圖8展示使用多個接合線用于將晶體管連接至外部接點的又一實施例。
具體實施例方式與集成電路中的橫向晶體管相比，功率金屬氧化物半導體場效晶體管(MOSFET)通常用以處置高功率電平。根據各種實施例，需要降低此垂直功率FET的Rds(_以便改進當將功率FET用作電源開關時的產品(例如，離散或整合式功率MOSFET、在整合式切換模式電力供應器(SMPS)中的功率MOSFET、與微控制器組合和/或整合的功率MOSFET等)的效率。根據本發明的教示，半導體裸片經背面研磨至小于約10(^!11(4密爾)(例如，自約25μπι(1密爾)至約10(^111(4密爾))的厚度，其將改進(減小)當接通時功率FET (確切地說，垂直功率FET)的漏極與源極之間的串聯電阻RDS_，且由此增加功率FET在用作開關(例如，用于SMPS的電源開關)時的效率。參看圖1，描繪根據本發明的特定實例實施例的具有制造于其中的垂直功率FET的超薄裸片的示意性立面圖。圖1展示典型M0SFET，其使用垂直擴散MOSFET結構，也叫作雙擴散MOSFET結構(DM0S或VDM0S)。如(例如)圖1中所示，在N+襯底180上，形成有N_外延層170，其厚度及摻雜通常確定裝置的電壓額定值。自頂部至外延層170內，形成有由P摻雜區150(其形成可由相應向外擴散區域160包圍的P基極)包圍的N+摻雜的左及右源極區140。源極接觸金屬層110可大體接觸在裸片的表面上的兩個區140及150，且還連接左及右兩個源極區。絕緣層120 (通常，二氧化硅或任何其它合適材料)將覆蓋P基極區150的一部分的多晶硅柵極130與向外擴散區域160絕緣。柵極130連接至通常由另一金屬層形成的柵極接點(未圖示)。此垂直晶體管的底部側具有在已將裸片背面研磨至其最終厚度D后涂覆的薄金屬層190。此金屬層形成漏極接點。圖1展示可非常小且包括共同漏極、共同柵極及兩個源極區及兩個通道的MOSFET的典型基本單元。其它類似單元可用于垂直功率MOS-FET中。多個這些單元可通常并聯連接以在單一裸片中形成功率MOSFET。如在圖1的右側展示，一旦已根據如以下將更詳細解釋的各種工藝步驟完成了晶體管結構，則將裸片的背面(即，襯底)磨薄。因此，晶體管的源極-漏極負載路徑的電阻可顯著地減小，這是因為襯底貢獻此垂直MOSFET的總導通電阻的主要部分。在接通狀態下，通道形成于由柵極130覆蓋的區150的區域內，柵極130自表面分別伸出至區160內。因此 ，電流可如由水平箭頭所指示而流動。所述單元結構必須提供柵極130的足夠寬度以允許此電流轉向成流至漏極側(如由垂直箭頭指示)的垂直電流。如上所敘述，對導通電阻的主要影響由襯底180貢獻。通過將此層的厚度磨薄，可實質上減小電阻。圖2展示根據其它實施例的另一垂直DMOS-FET的橫截面圖。再次，提供N+襯底215，N_外延層210形成于所述襯底之上。自頂部至外延層210內，形成N+摻雜的左及右源極區230，每一源極區230由形成P基極的P摻雜區220包圍。每一 P基極220由相關聯的向外擴散區域225包圍。類似于在圖1中展示的晶體管，源極接點260通常接觸裸片的表面上的兩個區230及220，且通常由連接左與右兩個源極區的金屬層形成。與圖1中展示的垂直DMOS-FET相反，絕緣層250絕緣單獨的左柵極245與右柵極240，每一柵極覆蓋相應左及右P基極區220的一部分及相關聯的向外擴散區域225。所述柵極可經互連(例如，通過金屬或接觸層(未圖示))或連接至在柵極有效區域外的共同柵極區域，如以下將更詳細地解釋。因此，根據各種實施例，所提出的單元結構不僅產生兩個源極區220、225、230及兩個通道，且還產生兩個多晶硅柵極240及245。此垂直晶體管的底部側再次具有另一金屬層205，在已將裸片背面研磨至其最終厚度D后，其形成漏極接點。
如上文所提到，根據各種實施例，柵極240及245實質上不重疊，使得形成兩個相異柵極。因此，柵極240與245的組合柵極區域當從頂上看時比常規垂直晶體管的組合柵極區域小。因此，所得個別柵極-源極及柵極-漏極電容在總體上有效地比如(例如)在圖1中展示的垂直DMOS-FET的相應柵極電容小。各種實施例因此有效地去掉圖1中展示的DMOS-FET的柵極130的中間部分，由此將柵極分裂成兩個相異柵極240及245。可如此做是因為多晶硅的大部分對于通道控制是不必要的。因此，通過移除中間部分，可降低此單元的有效柵極電容，而不影響裝置的性能。取決于制造過程，可通過在單一步驟中圖案化多晶硅層來產生分裂柵極。因此，不需要額外遮蔽步驟。待去掉的柵極130的中間區段可能非常小，然而，可利用的光刻技術將能夠解決所涉及的空間且因此允許產生此結構。圖3A至3F展示用于制造如圖2中所示的裝置的示范性工藝步驟。根據所應用的技術，其它步驟或結構可適合生產類似裝置。如圖3A中所示，Ni參雜的外延層310生長于N+襯底315上。在外延層310之上沉積氧化物層350。氧化物層350可如圖3B中所示經圖案化，且可如圖3C中所示通過熟知的擴散技術產生N+摻雜的源極區330及具有相關聯的向外擴散區域325的周圍基極區320。圖3D展示具有沉積于裸片之上的多晶硅層305的裸片。接著可使用已知遮蔽技術圖案化此多晶硅層305以形成柵極340及345，如圖3E中所示。圖3F展示具有連接左及右源極區330與相關聯的P基極區320的額外金屬層390的單元結構。如由參考符號D'指示，在此階段的裸片可具有厚度D'。根據各種實施例，背面(即，襯底315)現在被磨薄至預定義的厚度，使得裸片的總厚度D減小至從約25 μ m(l密爾)至約100μπι(4密爾)的厚度D。一旦已實現此總厚度，則可施涂接觸漏極區315的背部金屬層。可在一個單一步驟中執行圖案化柵極層305的步驟。因此，不需要額外工藝步驟。然而，根據其它實施例，可使用一個以上步驟。舉例來說，如果將如圖1中所示的柵極用作遮罩來形成源極區，那么可通過另一步驟執行將柵極分裂成兩個單獨柵極。根據以上論述的各種制造步驟(確切地說，圖3F中展示的步驟)的原理也適用于如圖1中展示的MOSFET或任何其它類型的垂直功率FET。因此，減小半導體裸片厚度可適用于許多不同類型的垂直 半導體，且不限于圖3Α至3F中展示的垂直半導體。圖4展示根據圖2的單元300的俯視圖，其中僅強調所述單元的某些區域。如可看出，左及右源極區330由P基極區320包圍。虛線指示上覆的柵極340與345的位置。柵極層的中段400經移除以形成個別左柵極345及右柵極340。柵極層400可經圖案化以通過移除內部段420而將左柵極與右柵極完全分開，且可使用金屬層連接芯片上的個別柵極部分。根據其它實施例，可使用熟知接合技術連接所述柵極，例如，通過引線框連接在芯片夕卜，如以下將更詳細地解釋。然而，也可如圖4中所示而圖案化柵極層305，使得橋接區域410形成于單元區域外。然而，根據其它實施例，橋接區域410可伸出至單元內且覆蓋單元的非實質部分，而不顯著影響柵極電容。多晶硅層305可此外經圖案化以連接來自相鄰單元的多個柵極，如由在圖4中展示的柵極結構的左側和右側以及底部側上的點線所指示。單元結構可為如圖4中所示的條帶結構。然而，根據其它實施例，可使用正方形單元、六邊形形狀或各種實施例的原理可適用的任何其它合適單元形狀。單元結構或多個單元可用以在集成電路內或在離散晶體管裝置中形成功率DM0S-FET。此集成電路可提供控制電路，以供在切換模式電力供應器中使用。因此，外部功率晶體管可能并無必要。
圖5展示將功率MOSFET裸片520安裝于引線框510a、510b上的第一應用。此處，使用常規技術將MOSFET晶體管裸片安裝至引線框。包括漏極連接的裸片520的背面直接與引線框段510a連接。替代常規接合線，使用夾片530將在半導體裸片的頂表面上的特定區域與引線框的一個或一個以上引線指狀物連接。此處，舉例來說，將半導體裸片520的表面上的源極接觸區域與相應引線框部分510b連接。夾片530可由銅制造以提供低電阻。根據一實施例，夾片530可包括有角度的區段以補償MOSFET晶體管裸片520的厚度。可使用已知技術在任何類型的常規外殼中封裝圖5中展示的布置。圖6展示MOSFET晶體管組合件600的另一實例。此處，將夾片610直接安裝至晶體管裸片620的漏極。因此，夾片610可形成用于MOSFET裸片620的支撐結構。夾片610可包括多個窗開口 615。夾片610中的多個窗開口 615允許焊料向上流出孔/窗，此可改進這些元件之間的接合，且因此，將幫助將夾片固持于裸片上。圖7A示意性地展示可將微控制器760與根據如圖1至6中展示的各種實施例的兩個功率晶體管780及790組合于單一芯片700上的方式。或者，可將微控制器760和晶體管780、790各自提供于單一外殼內的單獨芯片上。根據又一實施例，晶體管780和790可組合于單一芯片上，且微控制器760可形成于單一芯片上。其它組合是可能的。此外，上文提到的夾片技術可用于提供與外部引腳的低電阻連接，例如，用于MOSFET的源極和/或漏極。微控制器760可具有例如可控驅動器、調制器(詳言的，脈寬調制器)、計時器等的多個外圍裝置，且能夠直接或經由相應額外驅動器來驅動晶體管780及790的柵極740及750。芯片700可經配置以使微控制器的多個功能可經由外部連接或引腳770加以利用。第一晶體管780的源極可連接至外部連接或引腳710。類似地，外部連接720提供至晶體管780及790的組合漏極及源極的連接，且外部連接或引腳730用于第二晶體管790的漏極。可使用根據所揭示的各種實施例制造的其它晶體管結構，例如，H形橋或多個單一晶體管。圖7B展示經連接以形成H形橋725的示范性多個M0SFET，其可與單一半導體芯片705內的微控制器760或調制器耦合。圖8展示使用多個接合線用于將晶體管連接至外部接點的又一實施例。此處，半導體芯片810安裝于引線框或其它支撐結構上。源極接觸區域840通過多個低電阻接合線820與外殼的相應外部接點(例如，相應引線框指狀物)連接。圖8還展示其它較小接合襯墊830，例如，由常規接合線連接的微控制器或柵極接合襯墊的連接。根據一個實施例，接合襯墊可為標準Al/Si/Cu接合襯墊。然而，接合襯墊也可為銅。此可取決于正使用的金屬化方案。此外，示范性實施例展示具有適當傳導類型的不同區的N通道裝置。所屬領域的技術人員應了解，本申請案的實施例不限于N通道裝置，而也可應用于P通道裝置。
雖然本發明的實施例已經描繪、描述，且通過參照本發明的實例實施例加以界定，但這些參照并不暗示對本發明的限制，且將不推斷出此限制。如受益于本發明的所述領域的技術人員將想到，所揭示的標的物能夠有在形式及功能方面的相當大的修改、更改及等效物。本發明的描繪及描述的實施例僅為實例，且并不窮盡本發明的范圍。
權利要求
1.一種用于生產當接通時在漏極與源極之間具有低串聯電阻的功率場效晶體管FET裝置的方法，所述方法包括以下步驟: 在半導體裸片中形成垂直功率FET ;以及 背面研磨所述半導體裸片至小于或等于約100μπι(4密爾)或更小的厚度。
2.根據權利要求1所述的方法，其中所述厚度從約100μ m(4密爾)至約25μπι(1密爾)。
3.根據權利要求1所述的方法，其中所述形成垂直功率FET的步驟包括: 在布置于具有第一傳導類型的襯底上的具有第二傳導類型的外延層中形成包括用于垂直DMOS-FET的具有第一傳導類型的第一源極區及第二源極區的單元結構，其中所述第一源極區與所述第二源極區間隔開預定義的距離； 在所述外延層之上形成絕緣的柵極層； 圖案化所述柵極層以形成相互間隔開的第一柵極及第二柵極。
4.根據權利要求3所述的方法，其中所述圖案化步驟是在單一步驟中執行。
5.根據權利要求3所述的方法，其中所述圖案化所述柵極層的步驟提供所述柵極層的連接所述第一柵極與所述第二柵極的橋接區域。
6.根據權利要求5所述的方法，其中所述橋接區域位于所述單元結構外。
7.根據權利要求3所述的方法，其進一步包括通過金屬層連接所述第一柵極與所述第二柵極。
8.根據權利要求1所述的方法，其進一步包括: 將所述半導體裸片安裝于引線框上； 將所述半導體裸片的頂部區域與外部接點連接。
9.根據權利要求8所述的方法，其中頂部區域由多個接合線連接。
10.根據權利要求9所述的方法，其中所述多個接合線各自包括約0.254mm(10密爾)的厚度。
11.根據權利要求8所述的方法，其中頂部區域由金屬夾片連接。
12.根據權利要求11所述的方法，其中所述金屬夾片是由銅制造。
13.根據權利要求10所述的方法，其中所述金屬夾片提供補償半導體裸片厚度的區段。
14.一種當接通時在漏極與源極之間具有低串聯電阻的功率場效晶體管FET裝置，其包括: 半導體裸片，其包括垂直功率FET ;其中 所述半導體裸片被背面研磨至小于或等于約100μπι(4密爾)或更小的厚度。
15.根據權利要求14所述的功率FET，其中所述厚度從約100μ m(4密爾)至約25 μ m(l密爾)。
16.根據權利要求14所述的功率FET，其中所述垂直FET為垂直擴散金屬氧化物半導體DMOS場效晶體管FET，其具有單元結構，所述單元結構包括: 具有第一傳導類型的襯底，其形成漏極區； 在所述襯底上的具有所述第一傳導類型的外延層； 具有第二傳導類型的第一基極區及第二基極區，其布置于所述外延層內且間隔開預定義的距離； 具有第一傳導類型的第一源極區及第二源極區，其分別布置于所述第一基極區及所述第二基極區內； 柵極結構，其通過絕緣層而與所述外延層絕緣且布置于所述第一基極區與所述第二基極區之間的區上方且至少部分覆蓋所述第一基極區及所述第二基極區，其中所述柵極結構包括間隔開的第一柵極及第二柵極，其中每一柵極覆蓋所述基極區的相應部分。
17.根據權利要求16所述的垂直FET，其進一步包括連接所述第一源極區及所述第二源極區與所述第一基極區及所述第二基極區的源極金屬層。
18.根據權利要求16所述的垂直FET，其進一步包括連接所述第一柵極與所述第二柵極的柵極金屬層。
19.根據權利要求16所述的垂直FET，其中所述第一柵極及所述第二柵極由連接所述第一柵極與所述第二柵極的柵極層形成。
20.根據權利要求19所述的垂直FET，其中所述第一柵極及所述第二柵極連接于所述單元結構外。
21.根據權利要求14所述的垂直FET，其進一步包括: 引線框，所述半導體裸片安裝于所述引線框上，其中 所述半導體裸片的頂部區域與外部接點連接。
22.根據權利要求21所述的垂直FET，其中所述頂部區域由多個接合線連接。
23.根據權利要求22 所述的垂直FET，其中所述多個接合線各自包括約0.254mm(10密爾)的厚度。
24.根據權利要求21所述的垂直FET，其中頂部區域由金屬夾片連接。
25.根據權利要求24所述的垂直FET，其中所述金屬夾片是由銅制造。
26.根據權利要求24所述的垂直FET，其中所述金屬夾片提供補償半導體裸片厚度的區段。
27.一種集成電路裝置，其包括至少一個根據權利要求14所述的垂直FET，其中所述集成電路裝置提供對切換模式電力供應器的控制功能。
28.根據權利要求27所述的集成電路裝置，其包括控制所述至少一個垂直FET的微控制器。
全文摘要
一種用于生產當接通時在漏極與源極之間具有低串聯電阻的功率場效晶體管FET裝置的方法具有以下步驟在半導體裸片中形成垂直功率FET；以及背面研磨所述半導體裸片至小于或等于約100μm(4密爾)或更小的厚度。
文檔編號H01L21/336GK103222038SQ201180056265
公開日2013年7月24日 申請日期2011年11月21日 優先權日2010年11月23日
發明者羅恩·S·布雷思韋特, 蘭迪·L·亞克, 丹尼爾·J·杰克森, 格雷戈里·迪克斯 申請人:密克羅奇普技術公司