鰭式場效晶體管裝置與形成鰭式場效晶體管裝置的方法與流程

本發明實施例是有關于半導體裝置，特別是有關于鰭式場效晶體管(Fin-like Field Effect Transistor；FinFET)的柵極結構與其制造方法。

背景技術：

半導體集成電路(Integrated Circuit；IC)產業已經歷快速的成長。在IC進化的過程中，功能密度(functional density)(定義為每個晶片面積上互相連接的元件數目)普遍隨著幾何尺寸(意即，可以利用制程做出的最小組件或線路)的減小而增加。一個縮小的制程一般可以提供增加產率和降低相關成本的優勢。然而，這樣的縮小會增加制程和生產IC的復雜度。為了達成這些進步，在IC生產中的類似發展是必要的。

當半導體IC產業進入到納米科技制程世代以追求較高的元件密度，較高效能和較低成本時，同時來自制造和設計的挑戰導致了如鰭式場效晶體管(FinFET)的3D裝置的發展。FinFET裝置的優點包含減少短通道效應及較高電流量。當其特征尺寸持續減小時，一直有使用具有高介電常數的柵極介電層和金屬柵極的FinFET裝置來增進裝置性能的要求。n型金屬氧化物半導體(NMOS)裝置和p型金屬氧化物半導體(PMOS)裝置的柵極結構分別需要不同的功函數。具有高介電常數金屬柵極的已知FinFET裝置與其制作方法已無法滿足所有態樣，特別是將NMOS裝置和PMOS裝置制作在一起。

技術實現要素：

本發明的目的是在于提供一種鰭式場效晶體管柵極結構與其制造方法，借以提供具有優良性質的功函數金屬層。

本發明的一方面是在提供一種鰭式場效晶體管裝置，其包含有半導體基材、第一半導體鰭片、n型柵極結構、第一阻擋金屬層以及第一金屬填充層，其中第一半導體鰭片在半導體基材上；n型柵極結構設置在第一半導體鰭片上；第一阻擋金屬層設置在n型功函數金屬層上；第一金屬填充層周邊包圍有第一阻擋金屬層。n型柵極結構包含第一初始層、第一高介電常數介電層、n型功函數金屬層，其中第一初始層設置在第一半導體鰭片上；第一高介電常數介電層設置在第一初始層上且周邊包圍有第一柵極間隙壁；n型功函數金屬層設置在第一高介電常數介電層上。n型功函數金屬層含有鈦鋁(TiAl)合金，其鈦對鋁的原子比實質介于1至3之間。

本發明的又一方面提供一種鰭式場效晶體管裝置，其包含：半導體基材、第一半導體鰭片、第二半導體鰭片、n型柵極結構和p型柵極結構。第一半導體鰭片和第二半導體鰭片在半導體基材上，且第一半導體鰭片和第二半導體鰭片被隔離結構分開。n型柵極結構包含有第一初始層，第一初始層設置在第一半導體鰭片上且被第一柵極間隙壁包圍；p型柵極結構包含有第二初始層，第二初始層設置在第二半導體鰭片上且被第二柵極間隙壁包圍。n型柵極結構和p型柵極結構其中每一者包含高介電常數介電層、第一氮化鈦層、氮化鉭(TaN)層、第二氮化鈦層、鈦鋁合金層、第三氮化鈦層以及金屬填充層。高介電常數介電層位于第一初始層及第二初始層上；第一氮化鈦層設置在高介電常數介電層上；氮化鉭層設置在第一氮化鈦層上；第二氮化鈦層設置在氮化鉭層上；鈦鋁合金層設置在第二氮化鈦層上；第三氮化鈦層設置在鈦鋁合金層上；金屬填充層周邊包圍有第三氮化鈦層。被第一柵極間隙壁包圍的鈦鋁合金層是做為n型功函數金屬層，其鈦對鋁的原子比實質介于1至3之間。被第二柵極間隙壁包圍的第二氮化鈦層是做為p型功函數金屬層，其鈦對氮的原子比實質介于1:0.9至1:1.1之間。

本發明的又一方面是在提供一種形成鰭式場效晶體管裝置的方法。在此方法中，形成第一半導體鰭片和第二半導體鰭片在半導體基材上，其中第一半導體鰭片和第二半導體鰭片被隔離結構所分開。第一初始層被第一柵極間隙壁所包圍且形成在第一半導體鰭片上，而第二初始層被第二柵極間隙壁所包圍且形成在第二半導體鰭片上。高介電常數介電層形成在第一初始層和第二初始層上。第一氮化鈦層形成在高介電常數介電層上。氮化鉭層形成在第一氮化鈦層上。第二氮化鈦層形成在氮化鉭層上。鈦鋁合金層形成在第二氮化鈦層上。第三氮化鈦層形成在鈦鋁合金層上。金屬填充層的周圍被第三氮化鈦層所包圍。被第一柵極間隙壁所包圍的鈦鋁合金層做為n型功函數金屬層，其鈦對鋁的原子比實質介于1至3之間。被第二柵極間隙壁所包圍的第二氮化鈦層做為p型功函數金屬層，其鈦對氮的原子比實質介于1:0.9至1:1.1之間。

由上述說明可知，本發明的優點為：可提供具有優良性質的功函數金屬層的鰭式場效晶體管柵極結構及其制造方法。

附圖說明

根據以下詳細說明并閱讀附圖最能理解本發明的實施方式。需注意的是，如同業界的作法，許多特征并不是按照比例繪示的。事實上，為了進行清楚討論，許多特征的尺寸可能經過任意縮放。

圖1是繪示根據本發明的一些實施例的半導體裝置的剖面示意圖；

圖2A和圖2B是繪示根據本發明的某些實施例的半導體裝置的剖面示意圖；

圖3A至圖3G是繪示根據本發明的一些實施例用以說明半導體裝置制作方法的中間階段的剖面示意圖；

圖4是繪示根據本發明的一些實施例制造半導體裝置的流程圖。

具體實施方式

以下發明內容提供許多不同實施例或具體例，以實施所提供標的的各種特征。以下敘述構件和排列的特定具體例，以簡化本發明的內容。這些內容當然僅是舉例說明，并無意成為限制。例如：在接續的敘述中，第一特征在第二特征上或上方的形成可包含有第一特征和第二特征直接接觸的實施例，也可包含有在第一特征和第二特征之間形成額外特征的實施例，以使第一和第二特征不直接接觸。

本文此處的用語其目的僅是為了描述特定實施例，非用以限制申請專利范圍。例如：除非被另外限制，單數形式的“一”或“該”用語也可用來表示復數形式。另外，本發明可能會在各種具體例中重復元件符號及/或字母。此重復是為了簡化和明確的目的，其本身并不表示所討論的各種實施例及/或配置之間有任何關系。空間相對性用語的使用是為了說明元件在使用或操作時的不同方位，而不只限于圖示所繪示的方向。元件也可以其他方式定向(旋轉90度或在其他方向)，而在此使用的空間相對性的描述語也可以如此解讀。

可理解的是，雖然“第一”、“第二”、“第三”等用詞可被用于申請專利范圍中以描述不同的元件，但這些元件并不應被這些用語所限制，在實施例中相應描述的這些元件是以不同的元件符號來表示。這些用語是為了分別不同元件。例如：第一元件可被稱為第二元件，相似地，第二元件也可被稱為第一元件而不會脫離實施例的范圍。如此所使用的用語“及/或”包含了一或多個相關列出的項目的任何或全部組合。

本發明的實施例是指向一種半導體裝置，其上同時形成有具金屬柵極結構的p型金屬氧化物半導體鰭式場效晶體管(PMOS FinFET)裝置和n型金屬氧化物半導體鰭式場效晶體管(NMOS FinFET)裝置，借以簡化制作過程。依據能量散布光譜儀(Energy Dispersive Spectroscopy；EDS)的分析，NMOS FinFET裝置包含n型功函數金屬層。n型功函數金屬層包含有鈦鋁(TiAl)合金，其Ti對Al的原子比實質介于1至3之間，n型功函數金屬層的二表面含有實質低于10原子百分比(at％)的氧濃度。PMOS FinFET裝置包含有在第二高介電常數介電層上的p型功函數金屬層，p型功函數金屬層包含有氮化鈦(TiN)，其中Ti對N的原子比實質介于1:0.9至1:1.1之間，且p型功函數金屬層包含有低于10原子百分比(at％)的氧濃度。氧會引起功函數金屬層的功函數變化，所以較低的氧濃度可導致較好的功函數金屬層品質。因此，本發明實施例提供具有優良性質的功函數金屬層。

請參照圖1，圖1是根據本發明的一些實施例的一半導體裝置的剖面示意圖。此半導體裝置包含半導體基材102、半導體鰭片110a、第二半導體鰭片110b、n型柵極結構100a和p型柵極結構100b。半導體鰭片110a和半導體鰭片110b設置在半導體基材102上方，且被隔離結構104所分開。在一些實施例中，隔離結構104是淺溝渠隔離(Shallow Trench Isolation；STI)。半導體基材102可被定義為包含有半導體材料的任何結構，其包含但不受限于，主體硅(Bulk Silicon)、半導體晶圓或硅鍺基材。亦可使用包含III族、IV族和V族元素其他半導體材料。半導體鰭片110a和110b從半導體基材102突出。柵極間隙壁122a是形成在n型柵極結構100a的側壁上，而柵極間隙壁122b是形成在p型柵極結構100b的側壁上。柵極間隙壁122a和柵極間隙壁122b可包含氧化硅、氮化硅、氮氧化硅或其他介電材料。源極/漏極部分112a和114a是設置在與柵極間隙壁122a兩側相鄰的半導體鰭片110a上，因而源極/漏極部分112a和114a和n型柵極結構100a一起形成NMOS FinFET裝置。源極/漏極部分112b和114b是設置在與柵極間隙壁122b兩側相鄰的半導體鰭片110b上，因而源極/漏極部分112b和114b和p型柵極結構100b一起形成PMOS FinFET裝置。在一些實例中，源極/漏極部分112a和114a含有SiP，而源極/漏極部分112b和114b含有SiGe。

在一些實施例中，蝕刻中止層120是設置在柵極間隙壁122a、源極/漏極部分112a和114a、隔離結構104、柵極間隙壁122b和源極/漏極部分112b和114b上。內層介電(Inter-Layer Dielectric；ILD)層170是設置在蝕刻中止層120上。內層介電層170可包含氧化硅、磷硅玻璃(phosphosilicate glass；PSG)、硼磷硅玻璃(borophosphosilicate glass；BPSG)和其類似物等。

n型柵極結構100a包含初始層130a、高介電常數介電層140a、金屬覆蓋層142a、阻障金屬層144a、TiN層146a、n型功函數金屬層148a、阻擋金屬層150a和金屬填充層160a。初始層130a是設置在半導體鰭片110a上。在一些實例中，初始層130a包含氧化硅層。高介電常數介電層140a是設置在初始層130a上，并被柵極間隙壁122a所包圍。高介電常數介電層140a的厚度介于約10埃到約20埃之間。在一些實施例中，高介電常數介電層140a含有高介電材料，例如：HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO，或其中的組合。

金屬覆蓋層142a是在高介電常數介電層140a上，并設置于高介電常數介電層140a和n型功函數金屬層148a間。金屬覆蓋層142a包含有TiN，并可具有介于約10埃到約30埃之間的厚度。阻障金屬層144a是在金屬覆蓋層142a上，并設置于金屬覆蓋層142a和n型功函數金屬層148a間。阻障金屬層144a包含有氮化鉭(TaN)，并可具有介于約10埃到約30埃之間的厚度。TiN層146a是在阻障金屬層144a上，并設置于阻障金屬層144a和n型功函數金屬層148a間，并可具有介于約5埃到約20埃之間的厚度。金屬覆蓋層142a、阻障金屬層144a和TiN層146a是用來防止雜質進入其下方的材料層。在某些實施例中，只有金屬覆蓋層142a、阻障金屬層144a和TiN層146a其中一或多者被設置介于該高介電常數介電層140a和n型功函數金屬層148a之間。需注意的是，金屬覆蓋層142a、阻障金屬層144a和TiN層146a的順序可被變動而不會影響到他們的目的。

n型功函數金屬層148a是在TiN層146a和高介電常數介電層140a上，并可具有介于約30埃到約100埃之間的厚度。n型功函數金屬層148a包含有TiAl合金，其中n型功函數金屬層148a的二表面分別鄰接至TiN層146a和阻擋金屬層150a。從EDS線掃瞄得知，Ti對Al的原子比是實質介于1至3之間，且n型功函數金屬層148a的二表面含有低于約10原子百分比(at％)的氧濃度，而接近或在n型功函數金屬層148a的二表面上的鋁原子濃度高于n型功函數金屬層148a的其他部分的鋁原子濃度，即接近或在n型功函數金屬層148a的二表面上有較多的鋁分離(Al Segregation)，借以提供具有優良性質的功函數金屬層。氧會引起n型功函數金屬層148a的功函數變化，所以較低的氧濃度可導致較好的n型功函數金屬層148a品質。

阻擋金屬層150a是在n型功函數金屬層148a上，以保護n型功函數金屬層148a，其中阻擋金屬層150a包含有TiN，并可具有介于約10埃到約30埃之間的厚度。金屬填充層160a填充一溝渠(未標示)，且其周邊被阻擋金屬層150a所包圍，金屬填充層160a并可具有介于約1000埃到約5000埃之間的厚度。金屬填充層160a是配置以提供電流傳輸。在一些實施例中，金屬填充層160a可由如鎢、銅或其他適合的材料，及/或其組合所形成。

p型柵極結構100b包含初始層130b、高介電常數介電層140b、金屬覆蓋層142b、阻障金屬層144b、p型功函數金屬層146b、TiAl層148b、阻擋金屬層150b和金屬填充層160b。初始層130b是設置在半導體鰭片110b上。在一些實例中，初始層130b包含氧化硅層。高介電常數介電層140b是設置在初始層130b上，并被柵極間隙壁122b所包圍。高介電常數介電層140b可具有介于約10埃到約20埃之間的厚度。在一些實施例中，高介電常數介電層140a含有高介電材料，例如：HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO，或其組合。

金屬覆蓋層124b是在高介電常數介電層140b上，并設置于高介電常數介電層140b和p型功函數金屬層146b間。金屬覆蓋層142b包含有TiN，并可具有介于約10埃到約30埃之間的厚度。阻障金屬層144b是在金屬覆蓋層142b上，并設置于金屬覆蓋層142b和p型功函數金屬層146b間。阻障金屬層144b包含有TaN，并可具有介于約10埃到約30埃之間的厚度。金屬覆蓋層142b和阻障金屬層144b是用來防止雜質進入其下方的材料層。在某些實施例中，只有金屬覆蓋層142b、阻障金屬層144b其中一或多者被設置于該高介電常數介電層140b和p型功函數金屬層146b之間。需注意的是，金屬覆蓋層142b、阻障金屬層144b的順序可被變動而不影響到他們的目的。

p型功函數金屬層146b是在阻障金屬層144b上，并可具有介于約5埃到約20埃之間的厚度。p型功函數金屬層146b包含有TiN，從EDS線掃瞄得知，Ti對N的原子比實質介于1:0.9至1:1.1之間，且p型功函數金屬層146b含有低于約10原子百分比(at％)的氧濃度，因此可提供具有優良性質的功函數金屬層。氧會引起p型功函數金屬層146b的功函數變化，所以較低的氧濃度可以導致較好的p型功函數金屬層146b品質。

TiAl層148b是在p型功函數金屬層146b上，并設置于p型功函數金屬層146b和阻擋金屬層150b間。可具有介于約30埃到約100埃之間的厚度。阻擋金屬層150b是在TiAl層148b上，以保護TiAl層148b和p型功函數金屬層146b，其中阻擋金屬層150b包含有TiN，并可具有介于約10埃到約30埃之間的厚度。金屬填充層160b填充一溝渠(未標示)，且其周邊被阻擋金屬層150b所包圍。金屬填充層160b可具有介于約1000埃到約5000埃之間的厚度。金屬填充層160b是配置以提供電流傳輸。在一些實施例中，金屬填充層160b可由鎢、銅或其他適合的材料，及/或其組合所形成。

上述的高介電常數介電層140a和140b可由同一材料層所形成；上述的金屬覆蓋層142a和142b可由同一材料層所形成；上述的阻障金屬層144a和144b可由同一材料層所形成；上述的TiN層146a和p型功函數金屬層146b可由同一材料層所形成；上述的n型功函數金屬層148a和TiAl層148b可由同一材料層所形成；上述的阻擋金屬層150a和150b可由同一材料層所形成；及上述的金屬填充層160a和160b可由同一材料層所形成。

請參照圖2A和圖2B，圖2A和圖2B是繪示本發明中某些實施例的一半導體裝置的剖面圖。此半導體裝置包含半導體基材202、半導體鰭片210a、半導體鰭片210b、n型柵極結構200a和p型柵極結構200b。半導體鰭片210a和半導體鰭片210b是設置于半導體基材202上，并被一隔離結構204所分開。在一些實施例中，隔離結構204是一淺溝渠隔離(STI)。半導體基材202定義為任何含有半導體材料的結構，包含但不受限于，主體硅、半導體晶圓或硅鍺基材。其他半導體材料包含III族、IV族和V族元素都可以被使用。半導體鰭片210a和210b從半導體基材202中突出。柵極間隙壁222a是形成在n型柵極結構200a的側壁上，而柵極間隙壁222b是形成在p型柵極結構200b的側壁上。柵極間隙壁222a和柵極間隙壁222b包含有氧化硅、氮化硅、氮氧化硅或其他介電材料。源極/漏極部分212a和214a是設置在半導體鰭片210a上，并相鄰于柵極間隙壁222a的兩側，因而源極/漏極部分212b和214b和n型柵極結構200a一起形成一NMOS FinFET裝置。源極/漏極部分212b和214b是設置在半導體鰭片210b上，并相鄰于柵極間隙壁222b的兩側，因而源極/漏極部分212b和214b和p型柵極結構200b一起形成一PMOS FinFET裝置。在一些實例中，源極/漏極部分212a和214a包含有SiP，且源極/漏極部分212b和214b包含有SiGe。

在一些實施例中，蝕刻中止層220是設置在柵極間隙壁222a、源極/漏極部分212a和214a、隔離結構204、柵極間隙壁222b和源極/漏極部分212b和214b上。內層介電層270是設置在蝕刻中止層220之上。內層介電層270包含氧化硅、磷硅玻璃、硼磷硅玻璃和其類似物。

n型柵極結構200a包含被柵極間隙壁222a所包圍的初始層230a，而p型柵極結構200b包含被柵極間隙壁222b所包圍的初始層230b。每一個n型柵極結構200a和p型柵極結構200b都包含有初始層230a、高介電常數介電層240、TiN層242、TaN層244、TiN層246、TiAl層248、TiN層250和金屬填充層260。初始層230a是設置在半導體鰭片210a上，而初始層230b是設置在半導體鰭片210b上，每一個初始層230a和初始層230b都包含有氧化硅層。高介電常數介電層240可具有介于約10埃到約20埃之間的厚度。在一些實施例中，高介電常數介電層240含有高介電材料例如：HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO，或其組合。

TiN層242是在高介電常數介電層240上，并可具有介于約10埃到約30埃之間的厚度。TaN層244是在TiN層上，并可具有介于約10埃到約30埃之間的厚度。TiN層246是在TaN層244上，并可具有介于約5埃到約20埃之間的厚度。TiN層242和TaN層244是用來防止雜質進入其下方的材料層。在一些實施例中，只有TiN層242和TaN層244其中一或多者被設置在高介電常數介電層240上。需注意的是，TiN層242和TaN層244的順序可被變動而不會影響到他們的目的。

TiAl層248是在TiN層246和高介電常數介電層240上，并可具有介于約30埃到約100埃之間的厚度。阻擋金屬層250是在TiAl層248上，以保護其下方的材料層，阻擋金屬層250可具有介于約10埃到約30埃之間的厚度。金屬填充層260填充溝渠(未標示)，且其周邊被阻擋金屬層250所包圍，而金屬填充層260可具有介于約1000埃到約5000埃之間的厚度。金屬填充層260是配置以提供電流傳輸。在一些實施例中，金屬填充層260可由鎢、銅或其他適合的材料，及/或其組合所形成。對圖2A所示的金屬填充層260進行化學機械研磨(Chemical Mechanical Polishing；CMP)，直到柵極間隙壁222a和222b暴露出為止，如圖2B所示。因此，NMOS FinFET裝置(源極/漏極部分212a和214a以及n型柵極結構200a)和PMOS FinFET裝置(源極/漏極部分212b和214b以及p型柵極結構200b)可被同時形成，借以簡化制造過程。

被柵極間隙壁222a所包圍的TiAl層248是一n型功函數金屬層，其中n型功函數金屬層的二表面分別鄰接TiN層246和阻擋金屬層250。從EDS掃瞄線的結果得知，Ti對Al的原子比實質介于1至3之間，且n型功函數金屬層的二表面含有實質上低于10原子百分比(at％)的氧濃度，而接近或在n型功函數金屬層的二表面上的鋁原子濃度高于n型功函數金屬層的其他部分的鋁原子濃度，也就是說，接近或在該n型功函數金屬層的二表面上有較多的鋁分離。被柵極間隙壁222b所包圍的TiN層246是一p型功函數金屬層，其中Ti對N的原子比實質介于1:0.9至1:1.1，且p型功函數金屬層含有實質上低于10原子百分比(at％)的氧濃度。根據以上的EDS特征，可提供具有優良性質的功函數金屬層。

請參照圖3A到圖3G，圖3A到圖3G為根據本發明中的一些實施例制造半導體裝置的中間階段的剖面示意圖。

如圖3A所示，提供半導體基材302，并使用微影技術圖案化和蝕刻半導體基材302，以形成被隔離結構304所分開的半導體鰭片310a和半導體鰭片310b。半導體基材310被定義為含有半導體材料的任何結構，包含但不受限，主體硅、半導體晶圓或硅鍺基材。其他半導體材料包含III族、IV族和V族元素都可被使用。在一些實施例中，沉積一光阻材料層(未繪示)在半導體基材310上，并根據所需圖案照射(曝光)光阻材料層，光阻材料層被顯影以移除部分的光阻材料。剩余的光阻材料保護其下方的材料免于被后續的制程操作所損害，例如：蝕刻。應注意的是，亦可使用其他光罩(如氧化物或氮化硅光罩)于蝕刻制程中。在其他實施例中，可以磊晶成長出半導體鰭片310a和半導體鰭片310b。舉例來說，可使用下層材料的曝光部分(例如半導體基材210的曝光部分)于磊晶制程中，以形成半導體鰭片310a和半導體鰭片310b。可使用光罩來控制磊晶制程中的半導體鰭片310a和半導體鰭片310b的形狀。

形成多晶硅柵極380a在半導體鰭片310a上，并形成多晶硅柵極380b在半導體鰭片310b上。形成柵極間隙壁322a在多晶硅柵極380a的側壁上，并形成柵極間隙壁322b在多晶硅柵極380b的側壁上。柵極間隙壁322a和柵極間隙壁322b可包含氧化硅、氮化硅、氮氧化硅，或其他介電材料。形成源極/漏極部分312a和314a在相鄰于柵極間隙壁322a的兩側的半導體鰭片310a上。形成源極/漏極部分312b和314b在相鄰于柵極間隙壁322b的兩側的半導體鰭片310b上。在一些實例中，源極/漏極部分312a和314a包含有SiP，而源極/漏極部分312b和314b包含有SiGe。在一些實施例中，形成一蝕刻中止層320在柵極間隙壁322a、源極/漏極部分312a和314a、隔離結構304、柵極間隙壁322b，及源極/漏極部分312b和314b上。形成一內層介電層370在蝕刻中止層320上。ILD層370包含氧化硅、磷硅玻璃、硼磷硅玻璃等。

然后，如圖3B所示，使用例如濕式或干式蝕刻來移除部分的ILD層370，以暴露出蝕刻中止層320。接著，如圖3C所示，使用例如濕式或干式蝕刻來移除蝕刻中止層320和多晶硅柵極380a和380b。然后，如圖3D所示，形成初始層330a在半導體鰭片310a上，并形成初始層330b在半導體鰭片310b上。在一些實例中，每一個初始層330a和初始層330b都含有氧化硅層，其可使用化學氣相沉積(CVD)、熱氧化(thermal oxidation)、臭氧氧化(ozone oxidation)，或其他制程來形成。

然后，如圖3E所示，使用原子層沉積(ALD)或其他適合技術來形成高介電常數介電層340在初始層330a和330b上。高介電常數介電層340可具有介于約10埃到約20埃之間的厚度。在一些實施例中，高介電常數介電層340包含有高介電材料例如：HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO，或其組合。

使用ALD或其他適合技術來形成TiN層342在高介電常數介電層340上，TiN層342可具有介于約10埃到約30埃之間的厚度。使用ALD或其他適合技術來形成TaN層344在TiN層342，TaN層344可具有介于約10埃到約30埃之間的厚度。使用ALD或其他適合技術來形成TiN層346在TaN層344上，TiN層346可具有介于約5埃到約20埃之間的厚度。TiN層342和TaN層344是用來防止雜質進入其下方的材料層。在一些實施例中，只形成TiN層342和TaN層344其中一或多者在高介電常數介電層340上。需注意的是，TiN層342和TaN層344的順序可被變動而不會影響其目的。使用ALD或其他適合技術來形成TiAl層348在TiN層346和高介電常數介電層340上，TiAl層348可具有介于約30埃到約100埃之間的厚度。使用ALD或其他適合技術來形成阻擋金屬層350在TiAl層348上，以保護其下方的材料層，阻擋金屬層350可具有介于約10埃到約30埃之間的厚度。

然后，如圖3F所示，使用CVD、ALD或其他適合技術來填充金屬填充層360至其周邊被阻擋金屬層350所包圍的溝渠中(未標示)。金屬填充層360是配置以提供電流傳輸。在一些實施例中，金屬填充層360可由鎢、銅或其他適合的材料，及/或其組合所形成。

然后，如圖3G所示，對金屬填充層360進行化學機械研磨，直到暴露出柵極間隙壁322a和322b為止。金屬填充層360可具有介于約1000埃到約5000埃之間的厚度。因此，可以同時形成NMOS FinFET裝置(源極/漏極部分312a和314a以及被柵極間隙壁322a所包圍的n型柵極結構)和PMOS FinFET裝置(源極/漏極部分312b和314b以及被柵極間隙壁所包圍的p型柵極結構)，借以簡化制造流程。

被柵極間隙壁322a所包圍的TiAl層348是一n型功函數金屬層，其中n型功函數金屬層的二表面分別鄰接于TiN層346和阻擋金屬層350。從EDS掃瞄線的結果得知，Ti對Al的原子比實質介于1至3之間，且n型功函數金屬層的二表面含有實質上低于10原子百分比(at％)的氧濃度，而接近或在TiAl層348的二表面上的鋁原子濃度高于TiAl層348的其他部分的鋁原子濃度，即接近或在TiAl層348二表面上有較多的鋁分離。被柵極間隙壁322b所包圍的TiN層346是一p型功函數金屬層，其中Ti對N的原子比實質介于1:0.9至1:1.1之間，且p型功函數金屬層含有的氧濃度實質低于10原子百分比(at％)。根據以上的EDS特征，本發明實施例所提供的功函數金屬層具有優良的性質。

請參照圖4和圖3G，圖4是根據本發明的一些實施例制造半導體裝置的方法流程圖。此方法從操作400開始，其中半導體鰭片310a(第一半導體鰭片)和半導體鰭片310b(第二半導體鰭片)被形成在半導體基材302上，且被隔離結構304所分開。在操作410中，初始層330a(第一初始層)被柵極間隙壁322a(第一柵極間隙壁)所包圍，并被形成在半導體鰭片310a上，而初始層330b(第二初始層)被柵極間隙壁322b(第二柵極間隙壁)所包圍，并被形成在半導體鰭片310b上。在操作420中，形成高介電常數介電層340在初始層330a和330b上。在操作430中，形成TiN層342(第一TiN層)在高介電常數介電層320上。在操作440中，形成TaN層344在TiN層342上。在操作450中，形成TiN層346(第二TiN層)在TaN層344上。在操作460中，TiAl層348在TiN層346上。在操作470中，形成TiN層350(第三TiN層)在TiAl層348上。在操作480中，形成周邊包圍有TiN層350的金屬填充層360。被柵極間隙壁322a所包圍的TiAl層348做為n型功函數金屬層，其中Ti對Al的原子比實質介于1至3之間，且n型功函數金屬層的二表面含有實質上低于10原子百分比(at％)的氧濃度，而接近或在TiAl層348的二表面上的鋁原子濃度高于TiAl層348的其他部分的鋁原子濃度，即接近或在TiAl層348二表面上有較多的鋁分離。被柵極間隙壁322b所包圍的TiN層346做為一p型功函數金屬層，其中Ti對N的原子比實質介于1:0.9至1:1.1之間，且p型功函數金屬層含有實質上低于10原子百分比(at％)的氧濃度。

根據一些實施例，一個半導體裝置包含有半導體基材；在半導體基材上的第一半導體鰭片；設置在第一半導體鰭片上的n型柵極結構；設置在n型功函數金屬層上的阻擋金屬層；以及周邊包圍有阻擋金屬層的第一金屬填充層。阻擋金屬層包含TiN。n型柵極結構包含設置在第一半導體鰭片上的第一初始層；設置在第一初始層上且被第一柵極間隙壁所包圍的第一高介電常數介電層；以及設置在第一高介電常數介電層上的n型功函數金屬層。n型功函數金屬層含有TiAl合金，其中Ti對Al的原子比實質介于1至3之間。

根據又一些實施例，一個半導體裝置含有半導體基材；在半導體基材上的第一半導體鰭片和第二半導體鰭片；n型柵極結構；p型柵極結構。第一半導體鰭片和第二半導體鰭片被隔離結構所分開。n型柵極結構包含有設置在第一半導體鰭片上且被第一柵極間隙壁所包圍的第一初始層，且p型柵極結構包含有設置在第一初始層及第二初始層上的高介電常數介電層；設置在高介電常數介電層上的第一TiN層；設置在第一TiN層上的TaN層；設置在TaN層上的第二TiN層；設置在第二TiN層上的TiAl層；設置在TiAl層上的第三TiN層；以及周邊包圍有第三TiN層的金屬填充層。被第一柵極間隙壁所包圍的TiAl層是做為n型功函數金屬層，其Ti對Al的原子比實質介于1至3之間。被第二柵極間隙壁所包圍的第二TiN層是做為p型功函數金屬層，其Ti對N的原子比實質介于1:0.9至1:1.1之間。

根據一些實施例，包含形成第一半導體鰭片和第二半導體鰭片在半導體基材上的一種方法，其中第一半導體鰭片和第二半導體鰭片被隔離結構分開。第一初始層被第一柵極間隙壁所包圍且形成在第一半導體鰭片上，而第二初始層被第二柵極間隙壁所包圍且形成在第二半導體鰭片上。高介電常數介電層形成在第一初始層和第二初始層上。第一TiN層形成在高介電常數介電層上。TaN層形成在第一TiN層上。第二TiN層形成在TaN層上。TiAl層形成在第二TIN層上。第三TiN層形成在TiAl層上。金屬填充層的周圍被第三TiN層所包圍。被第一柵極間隙壁所包圍的TiAl層做為n型功函數金屬層，其Ti對Al的原子比實質介于1至3。被第二柵極間隙壁所包圍的第二TiN層做為p型功函數金屬層，其Ti對N的原子比實質介于1:0.9至1:1.1之間。

前述概述了許多實施例的特征，使在此技術領域具有通常知識者更容易理解本發明的實施方式。在此技術領域具有通常知識者應可以理解，他們可以以本發明做為基礎設計或修飾其他制程和結構，以達到和在這些實施例中相同的目的及/或實現相同的優點。在此技術領域具有通常知識者也應理解，此類相等的架構并不偏離本發明的精神和范圍，而他們也許可以做出各式的改變、取代和變化而并沒有偏離本發明的精神和范圍。