專利名稱：一種用于45納米及以下技術節點的金屬前介質集成工藝的制作方法
技術領域：
本發明涉及一種集成工藝的技術領域，尤其涉及一種用于45納米及以下技術節點的金屬前介質集成工藝。
背景技術：
進入45納米技術節點之后，應用材料公司的專利技術高縱深比工藝HARP (HighAspect Ratio Process)大規模應用與淺溝槽隔離 STI (Silicon Trench Isolation)和金屬前介質PMD (Pre-Metal Dielectric)結構的空隙填充工藝中。該技術不但能滿足技術 節點空隙填充的需求，而且因為其內在拉應力的作用，對NMOS器件性能也有很好的促進作用。但是采用HARP工藝沉積得到的介電質材料也有其缺點，比如說因為采用四乙基原硅酸鹽(TEOS)作為反應物而且反應不完全而留存很多活性鍵結構等，當材料暴露在開放環境中時，非常容易造成材料性質的改變，圖I為HARP膜(film)應力隨時間變化的曲線的示意圖，請參見圖I所示。比如應力會隨著時間的增加因為吸收水汽而降低很多，因此這些結構需要在集成工藝中采取辦法加以消除，以獲得性質穩定的介電質。在實際操作中，針對STI集成工藝，采用了高溫的熱處理工藝來消除這些不穩定結構；但是針對PMD集成工藝，因為前工藝NiSi的引入，使高溫的后續熱處理不可能被采用。在2006 年度 Symposium on VLSI Technology Digest of Technical Papers 的文章 “Pre-Metal Dielectric Stress Engineering by a Novel Plasma Treatment andIntegration Scheme for NMOS Performance Improvement” 中，提出了一種改進工藝，圖2為現有工藝處理示意圖，圖3為不同等離子對HARP膜應力影響的示意圖，圖4為離子收益和等離子工藝條件的示意圖，請參見圖2、圖3和圖4所示。可以對HARP材料進行氮氣(N2)，氧氣(02)或者臭氧(03)等離子體處理，提高介電質內部應力并且提高NMOS的離子(Ion)最聞達10% o但是文章中沒有評估等離子處理后的時間效應，因此特別通過對控片上的HARP沉積薄膜進行的一系列實驗，得到以下結果
圖5為等離子處理后HARP膜內部應力隨時間變化的曲線的示意圖，請參見圖5所示。單純氮氣(N2)等離子體處理后HARP膜的應力隨著時間的變化而逐漸降低，即氮氣(N2)等離子體處理并沒有從根本上徹底改變內部結構，材料仍然會在較短時間內因為吸水而降低內部應力；
單純氧氣(02) /臭氧(03)等離子體處理后，材料的應力非常穩定，不會隨著時間的變化而變化，這是因為在材料表面形成了一層相對致密的氧化物，對外部的水汽起到比較好的隔絕作用。對于這一點，文章中并沒有揭示。在圖2所示的工藝流程中，實際上PMD-CMP之后的等離子處理(plasmatreatment)并不會對源漏(S/D)區上面的HARP膜產生作用，而僅僅對柵極上方的局部HARP膜產生正面作用，而且在通孔(CT hole)形成后HARP膜會直接暴露在空氣中，圖6為現有工藝流程圖，請參見圖6所示。
發明內容
本發明的目的在于提供一種用于45納米及以下技術節點的金屬前介質集成工藝，通過改進45納米現有金屬前介質的集成工藝，達到增進并穩定前介質HARP介質層內部的拉應力作用，從而改進NMOS器件的性能。為了實現上述目的，本發明采取的技術方案為
一種用于45納米及以下技術節點的金屬前介質集成工藝，其中，包括S1 :提供一半導體襯底，所述半導體襯底上形成有器件層；S2 :在所述半導體襯底上依次沉積張應力氮化硅層和HARP膜；S3 :對所述HARP膜進行氮氣、氧氣、臭氧等離子體處理；S4 :在所述HARP膜上沉積PETEOS氧化硅層；S5 :進行化學機械研磨工藝，直至暴露出所述HARP膜的表面；S6 再次對所述HARP膜進行氮氣、氧氣、臭氧等離子體處理；S7 :在所述HARP膜和PETEOS氧化 硅層中形成通孔之后，利用包含氮氣、氧氣、臭氧等離子體同時對所述HARP膜從PETEOS氧化硅層中外露的部分以及在通孔中外露的部分進行處理；S8 :通過通孔對所述氮化硅層進行刻蝕，以刻蝕掉所述氮化硅層位于通孔底部的區域。上述的一種用于45納米及以下技術節點的金屬前介質集成工藝，其中，步驟S3中等離子體處理包括兩個步驟，首先采用氮氣對HARP膜進行等離子體處理；再采用氧氣、臭氧對所述HARP膜進行等離子體處理。上述的一種用于45納米及以下技術節點的金屬前介質集成工藝，其中，步驟S6中等離子體處理包括兩個步驟，首先采用氮氣對HARP膜進行等離子體處理；再采用氧氣、臭氧對所述HARP膜進行等離子體處理。上述的一種用于45納米及以下技術節點的金屬前介質集成工藝，其中，所述步驟S3和步驟S4在同一腔室內進行。上述的一種用于45納米及以下技術節點的金屬前介質集成工藝，其中，所述步驟S3和步驟S4在不同的腔室內進行。本發明由于采用了上述技術，使之具有的積極效果是
(I)HARP膜的應力可以從+200MPa提高到+40(T500MPa之間，相應地可有效提高NMOS的電性能。(2)采用新的等離子處理工藝，可以有效地提高HARP膜的穩定性，從而獲得穩定的性能提聞。
圖I是HARP膜應力隨時間變化的曲線的示意圖。圖2是現有工藝處理示意圖。圖3是不同等離子對HARP膜應力影響的示意圖。圖4是離子收益和等離子工藝條件的示意圖。圖5是等離子處理后HARP膜內部應力隨時間變化的曲線的示意圖。圖6是現有工藝流程圖。圖7是本發明的一種用于45納米及以下技術節點的金屬前介質集成工藝的流程圖。圖8A至圖8F是本發明的一種用于45納米及以下技術節點的金屬前介質集成工藝中器件的剖面示意圖。
具體實施例方式以下結合附圖給出本發明一種用于45納米及以下技術節點的金屬前介質集成工藝的具體實施方式
。圖7為本發明的一種用于45納米及以下技術節點的金屬前介質集成工藝的流程圖。請參見圖7所示，所述用于45納米及以下技術節點的金屬前介質層制造方法，包括以下步驟
SI :提供一半導體襯底，所述半導體襯底上形成有器件層；
如圖8A所示，所述半導體襯底I上形成有柵極11，在柵極11兩側形成有柵極間隙層(spacer) 12,半導體襯底I中形成有源漏極(未示出)。半導體襯底I的材質可以為單晶硅、多晶硅、無定形硅、硅鍺化合物或絕緣體上硅(SOI)中的一種，在半導體襯底I中可以形成摻雜區，例如對于PMOS晶體管的半導體襯底中形成硼摻雜的P阱區。當然，所述半導體襯底I中還形成有隔離結構，用以通過隔離結構進行隔離，較佳的隔離結構為淺溝槽隔離(STI)0由于本發明的重點為金屬前介質層的形成和處理過程，因此對于其它公知的部分不作詳細描述，但是本領域技術人員應是知曉的。S2 :在半導體襯底上依次沉積張應力氮化硅層(Tensile Si3N4)和HARP膜；
如圖SB所示，在半導體襯底I、柵極11以及柵極間隙層12上依次沉積張應力氮化硅層
2和 HARP 膜 3。S3 :對HARP膜進行等離子體處理；
如圖8C所示，本發明的關鍵步驟是，在沉積PETEOS氧化硅層之前，先進行等離子體處理(plasma treatment) 5,因而可以對所有區域的HARP膜產生作用，從而確保獲得穩定且處于較高拉應力狀態的HARP膜。其中，步驟S3采用兩步進行等離子體處理，具體包括先采用氮氣或惰性氣體對HARP膜進行等離子體處理，此步驟可以在PECVD或HDPCVD腔室內進行，加熱器溫度在30(T500°C之間，反應壓力在f IOTorr之間，所述氮氣或惰性氣體的流量在100(Tl0000sccm之間，HFRF (高頻射頻)功率在5(T3000W之間，反應時間在5 600秒之間；然后，采用含氧氣體對所述HARP膜進行等離子體處理，此步驟同樣可以在PECVD或HDPCVD腔室內進行，所述含氧氣體例如為02或03，加熱器溫度在300飛00 V之間，反應壓力在I IOTorr之間，所述02或03的流量在100(Tl0000sccm之間，HFRF (高頻射頻)功率在5(T3000W之間，反應時間在5 600秒之間。S4 :在 HARP 膜上沉積 PETEOS 氧化硅(PETEOS oxide)層；
如圖8D所示，在HARP膜3上沉積PETEOS氧化硅層4，PETEOS氧化硅層4就是以PETEOS作為反應物生成的Si02。其中，所述步驟S3和步驟S4在不同的腔室內進行，過程中會打破真空；或者，所述步驟S3和步驟S4在同一腔室內順序完成，過程中沒有打破真空。
S5 :進行化學機械研磨工藝，直至暴露出所述HARP膜的表面；
如圖SE所示，當暴露出所述柵極11上方的HARP膜的表面時，即可停止化學機械研磨(CMP)工藝。S6 :再次對所述HARP膜進行等離子體處理；
如圖8F所示，進行金屬前介質層的化學機械研磨工藝(PMD-CMP)之后，再次進行等離子體處理(plasma treatment) 6,以獲得更加穩定且處于較高拉應力狀態的HARP膜。S7 :在HARP膜和PETEOS氧化硅層中形成通孔13之后，利用包含氮氣、氧氣、臭氧的等離子體同時對HARP膜從PETEOS氧化硅層中外露的部分以及在通孔13中外露的部分進行處理。此時通孔13還未接觸到器件的有源區以及柵極11。S8 :通過通孔13對氮化硅層2進行刻蝕，以刻蝕掉氮化硅層2位于通孔13底部的區域。此時貫穿整個PETE0S、HARP膜以及氮化硅層2的通孔13接觸到器件的源區、漏區以及柵極11，然后在通孔13中填充金屬材料便可形成電性連接源區、漏區以及柵極11的金屬
栓/金屬導線。其中，步驟S6采用兩步進行等離子體處理，具體包括先采用氮氣或惰性氣體對HARP膜進行等離子體處理，此步驟可以在PECVD或HDPCVD腔室內進行，加熱器溫度在30(T500°C之間，反應壓力在f IOTorr之間，所述氮氣或惰性氣體的流量在100(Tl0000sccm之間，HFRF (高頻射頻)功率在5(T3000W之間，反應時間在5 600秒之間；然后，采用含氧氣體對所述HARP膜進行等離子體處理，此步驟同樣可以在PECVD或HDPCVD腔室內進行，所述含氧氣體例如為02或03，加熱器溫度在300飛00 V之間，反應壓力在I IOTorr之間，所述02或03的流量在100(Tl0000sccm之間，HFRF (高頻射頻)功率在 5(T3000W之間，反應時間在5 600秒之間。綜上所述，使用本發明的一種用于45納米及以下技術節點的金屬前介質集成工藝，HARP膜的應力可以從+200MPa提高到+40(T500MPa之間，相應地可有效提高NMOS的電性能。而且采用新的等離子處理工藝，可以有效地提高HARP膜的穩定性，從而獲得穩定的性能提聞。以上對本發明的具體實施例進行了描述。需要理解的是，本發明并不局限于上述特定實施方式，其中未盡詳細描述的方法和處理過程應該理解為用本領域中的普通方式予以實施；本領域技術人員可以在權利要求的范圍內做出各種變形或修改，這并不影響本發明的實質內容。凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護范圍之內。
權利要求
1.一種用于45納米及以下技術節點的金屬前介質集成工藝，其特征在于，包括 51:提供一半導體襯底，所述半導體襯底上形成有器件層； 52:在所述半導體襯底上依次沉積張應力氮化硅層和HARP膜； 53:對所述HARP膜進行氮氣、氧氣、臭氧等離子體處理； 54:在所述HARP膜上沉積PETEOS氧化硅層； 55:進行化學機械研磨工藝，直至暴露出所述HARP膜的表面； 56:再次對所述HARP膜進行氮氣、氧氣、臭氧等離子體處理； 57:在所述HARP膜和PETEOS氧化硅層中形成通孔之后，利用包含氮氣、氧氣、臭氧等離子體同時對所述HARP膜從PETEOS氧化硅層中外露的部分以及在通孔中外露的部分進行處理； 58:通過通孔對所述氮化硅層進行刻蝕，以刻蝕掉所述氮化硅層位于通孔底部的區域。
2.根據權利要求I所述的用于45納米及以下技術節點的金屬前介質集成工藝，其特征在于，步驟S3中等離子體處理包括兩個步驟，首先采用氮氣對HARP膜進行等離子體處理；再采用氧氣、臭氧對所述HARP膜進行等離子體處理。
3.根據權利要求I所述的用于45納米及以下技術節點的金屬前介質集成工藝，其特征在于，步驟S6中等離子體處理包括兩個步驟，首先采用氮氣對HARP膜進行等離子體處理；再采用氧氣、臭氧對所述HARP膜進行等離子體處理。
4.根據權利要求2所述的用于45納米及以下技術節點的金屬前介質集成工藝，其特征在于，所述步驟S3和步驟S4在同一腔室內進行。
5.根據權利要求2所述的用于45納米及以下技術節點的金屬前介質集成工藝，其特征在于，所述步驟S3和步驟S4在不同的腔室內進行。
全文摘要
本發明公開一種用于45納米及以下技術節點的金屬前介質集成工藝，其中，包括S1提供一半導體襯底，所述半導體襯底上形成有器件層；S2在所述半導體襯底上依次沉積張應力氮化硅層和HARP膜；S3對所述HARP膜進行氮氣、氧氣、臭氧等離子體處理；S4在所述HARP膜上沉積PETEOS氧化硅層；S5進行化學機械研磨工藝，直至暴露出所述HARP膜的表面；S6再次對所述HARP膜進行氮氣、氧氣、臭氧等離子體處理；S7在所述HARP膜和PETEOS氧化硅層中形成通孔之后，利用包含氮氣、氧氣、臭氧等離子體同時對所述HARP膜從PETEOS氧化硅層中外露的部分以及在通孔中外露的部分進行處理；S8通過通孔對所述氮化硅層進行刻蝕，以刻蝕掉所述氮化硅層位于通孔底部的區域。
文檔編號H01L21/336GK102683272SQ20121013603
公開日2012年9月19日 申請日期2012年5月4日 優先權日2012年5月4日
發明者張文廣, 徐強, 鄭春生, 陳玉文 申請人:上海華力微電子有限公司