功率mosfet、igbt和功率二極管的制作方法

專利名稱：功率mosfet、igbt和功率二極管的制作方法
技術領域：
本發明涉及半導體器件(或半導體集成電路器件)中可有效應用于單元外圍布圖技術的工藝或擊穿電壓改進技術。
背景技術：
日本專利公開第2007-116190號(專利文獻I)或其同族專利美國專利第2005-098826號(專利文獻2)公開了關于具有超結結構的功率MOSFET (金屬氧化物半導體場效應晶體管)的單元區域外圍布圖(邊緣終端結構)的各種結構，所述超結結構由多外延方式或深溝槽絕緣膜填充方式(深溝槽內部離子注入方式)生產。其例子包括Γ降低表面電場(resurf)區域，以及具有圓角部分并且呈現為大體矩形形狀的電勢固定電極。日本專利公開第2011-108906號(專利文獻3)主要公開了一種通過深溝槽填充方式制成的二維或三維超結型單元區域外圍布圖(邊緣終端結構)。[專利文獻I]日本專利公開第2007-116190號[專利文獻2]美國專利第2005/098826 號 Al[專利文獻3]日本專利公開第2011-108906號

發明內容
通過深溝槽填充方式制成的超結MOSFET要求無孔填充外延生長。這可要求所述深溝槽的平面取向沿指定的方向對齊。此外，為了保持期望的擊穿電壓與超結結構相符，夕卜圍結構的柱布圖非常重要。具體而言，由于平面取向的限制，芯片角部分的柱布圖可關于芯片角之間的對角線雙側不對稱。在此情況下，由于芯片角處的柱不對稱，使阻塞狀態下的等勢線在角部分為彎曲形式。因此往往出現等勢線變得密集的點，這可引起擊穿電壓下降。本發明的目的是解決這些問題。本發明的一個目的是提供一種高可靠性功率型半導體器件。通過說明書及附圖的描述，本發明的上述目的和其他目的以及新特征將變得清
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/E. ο本申請公開的代表性發明內容將簡略描述如下。換言之，根據本申請的一項發明，在諸如功率MOSFET之類的功率型半導體有源元件中，在呈近矩形形狀的有源單元區附近的芯片外圍區中等，設置有環形的場板。所述場板在沿著矩形邊的部分的至少一部分處具有歐姆接觸部分。但歐姆接觸部分并不設置在與所述矩形的各角部分對應的部分。本申請公開的代表性發明可獲得的效果將簡略描述如下。換言之，在諸如功率MOSFET之類的功率型半導體有源元件中，在有源單元區附近呈近矩形形狀的芯片外圍區中等，設置有環形的場板。所述場板在沿著矩形邊的部分的至少一部分處具有歐姆接觸部分。但歐姆接觸部分并不設置在與所述矩形的各角部分對應的部分。由此可以防止芯片角部分的擊穿電壓下降。


圖I為半導體芯片的整體俯視圖(主要為前表面)，該 俯視圖用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的一個例子(二維降低表面電場結構)的器件結構(基本結構)等；圖2為所述半導體芯片的整體俯視圖(主要為雜質區結構)，該俯視圖用于舉例說明圖I在金屬電極下的情況；圖3為對應于圖2(圖I)芯片角部分剪切區Rl的芯片頂面局部放大示意圖；圖4為對應于圖3的A-A’剖面(也大致對應于圖I的有源單元部分和芯片末端剪切區R3的A-A’剖面)的芯片剖面示意圖；圖5為對應于芯片角部分剪切區Rl (比圖3更接近于實物的對應于圖2(圖I)的Rl)的芯片頂面局部放大圖；圖6為對應于圖I中有源單元部分剪切區R2的B-B’剖面的芯片剖面圖；圖7為對應于圖I的有源單元末端和芯片末端剪切區R4的C-C’剖面的芯片剖面圖，圖I中的R4比圖4更接近于實物；圖8為對應于圖4的生產步驟(深溝槽形成步驟)中的芯片剖面示意圖，該示意圖用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序；圖9為對應于圖4的生產步驟(深溝槽形成硬掩模去除步驟)中的芯片剖面示意圖，該示意圖用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序；圖10為對應于圖4的生產步驟(深溝槽填充步驟)中的芯片剖面示意圖，該示意圖用于舉例說明本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的生產工序;圖11為對應于圖4的生產步驟(平坦化步驟)中的芯片剖面示意圖，該示意圖用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序；圖12為對應于圖4的生產步驟(P-型表面降低表面電場區引入步驟)中的芯片剖面示意圖，該示意圖用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序；圖13為對應于圖4的生產步驟(場絕緣膜圖形化步驟)中的芯片剖面示意圖，該示意圖用于舉例說明本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的生產
工序；圖14為對應于圖4的生產步驟(P體區引入步驟)中的芯片剖面示意圖，該示意圖用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序；圖15為對應于圖4的生產步驟(柵極氧化膜形成步驟)中的芯片剖面示意圖，該示意圖用于舉例說明本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的生產
工序；圖16為對應于圖4的生產步驟(柵極多晶硅膜形成步驟)中的芯片剖面示意圖，該示意圖用于舉例說明本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的生
產工序；圖17為對應于圖4的生產步驟(柵極加工步驟)中的芯片剖面示意圖，該示意圖用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序；圖18為對應于圖4的生產步驟(N+源極區引入步驟)中的芯片剖面示意圖，該示·意圖用于舉例說明本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的生產工序;圖19為對應于圖4的生產步驟(層間絕緣膜形成步驟)中的芯片剖面示意圖，該示意圖用于舉例說明本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的生產
工序；圖20為對應于圖4的生產步驟(接觸凹槽等形成步驟)中的芯片剖面示意圖，該示意圖用于舉例說明本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的生產
工序；圖21為對應于圖4的生產步驟(半導體基底蝕刻及P+體接觸區引入步驟)中的芯片剖面示意圖，該示意圖用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序；圖22為對應于圖4的生產步驟(鋁型金屬電極膜形成步驟)中的芯片剖面示意圖，該示意圖用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序；圖23為對應于圖4的芯片剖面示意圖，該示意圖用于舉例說明關于本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的漂移區的結構的改進實施例(單導電型漂移區)；圖24為對應于圖3的芯片頂面局部放大示意圖，該示意圖用于舉例說明關于本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的外圍區(邊緣終端區)中的場板的改進實施例(多場板)等；圖25為對應于圖24的X_X’剖面的芯片頂部局部剖面示意圖；圖26為對應于圖3的芯片頂面局部放大示意圖，該示意圖用于舉例說明關于本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的外圍區(邊緣終端區)中的場板的改進實施例(點狀接觸)等；圖27為對應于圖3的芯片頂面局部放大示意圖，該示意圖用于舉例說明關于本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的外圍區(邊緣終端區)中的場板的改進實施例(直角彎曲場板)等；圖28為對應于圖5的芯片頂面局部放大圖，該圖用于舉例說明關于本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的外圍區(邊緣終端區)中的超結布圖等的改進實施例(二維降低表面電場結構基本布圖)等；圖29為對應于圖5的芯片頂面局部放大圖，該圖用于舉例說明關于本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的外圍區(邊緣終端區)等中的超結布圖等的改進實施例(結構基本布圖和直角彎曲場板的結合)等；圖30為對應于圖5的芯片頂面局部放大圖，該圖用于舉例說明關于本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的外圍區(邊緣終端區)中的超結布圖(圓角布圖)等的改進實施例(二維降低表面電場結構基本布圖)等；圖31為對應于圖5的芯片頂面局部放大圖，該圖用于舉例說明關于本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的外圍區(邊緣終端區)中的超結布圖(連續角布圖)等的改進實施例等；圖32為對應于圖5的芯片頂面局部放大圖，該圖用于舉例說明關于本申請一種實·施方式的功率MOSFET (功率型半導體有源元件)的外圍區(邊緣終端區)中的超結布圖(電荷平衡型角布圖)等的改進實施例等；圖33為芯片頂面局部放大示意圖，該示意圖用于舉例說明與圖32相同的部分的超結布圖等；圖34為圖33的角部分電荷平衡處理部分局部剪切區R5的超結布圖示例圖；圖35為對應于圖2的半導體芯片的整體俯視圖(主要為雜質區結構)，該圖用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的外圍區(邊緣終端區)中的場板在三維降低表面電場結構中的應用；圖36為圖35的芯片角部分剪切區Rl的芯片頂面局部放大圖(三維降低表面電場結構的基本布圖)；圖37為圖35的芯片角部分剪切區Rl的芯片頂面局部放大圖(圓角布圖)；圖38為圖35的芯片角部分剪切區Rl的芯片頂面局部放大圖(電荷平衡型角布圖)；圖39為芯片頂面局部放大示意圖，該示意圖用于舉例說明與圖38相同的部分的超結布圖等；圖40為圖39的角部分電荷平衡處理部分局部剪切區R5的超結布圖示例圖；圖41為對應于圖4的芯片首I]面不意圖，該不意圖用于舉例說明在另一功率型有源元件(IGBT)中的應用；圖42為對應于圖4的芯片剖面示意圖，該示意圖用于舉例說明在又一其它功率型有源元件(功率二極管)中的應用；圖43為當在圖3的芯片角部分剪切區Rl中在外圍邊區16a中的接觸部分9與外圍邊區16b中的接觸部分9之間沿著金屬場板30進行縱向剖切時的剖面圖；以及圖44為將結構應用于圖35至圖42所描述的三維降低表面電場結構的超結柱布圖時對應于圖43的剖面圖。
具體實施例方式[實施方式概要]首先，就本申請中公開的發明的代表性實施方式進行概要描述。
I.功率MOSFET包括(a)在半導體基底的第一主表面上形成的源極，所述半導體基底具有所述第一主表面以及第二主表面，并且呈近矩形的形狀；(b)設置在所述半導體基底第一主表面側的幾乎整個表面上的半導體表面區中的第一導電型漂移區；(C)設置在所述第一主表面上的近中央部分的有源單元區，沿著所述有源單元區的每一側邊并且在其外部設置的多個外圍邊區，以及設置在所述有源單元區的各角部分的外部中的多個外圍角區，所述有源單元區在取向上幾乎與所述半導體基底相同，并且具有近矩形的形狀；以及(d)在所述第一主表面上以環繞所述有源單元區的方式設置的環形場板。所述場板在所述外圍邊區的至少任何一個中，在所述半導體表面區與該場板之間具有歐姆接觸部分，并且在所述外圍角區的每一個中，在所述半導體表面區與該場板之間不具有歐姆接觸部分。2.根據第I點的功率MOSFET中，所述半導體基底為硅型半導體基底。3.根據第I點或第2點的功率M0SFET，還包括(e)設置在所述半導體基底的幾乎整個表面中以及所述漂移區中的超結結構。4.根據第I點至第3點中任一點的功率MOSFET中，所述場板主要包括鋁型布線·層。5.根據第3點或第4點的功率MOSFET中，在所述外圍邊區中的超結結構具有二維降低表面電場結構。6.根據第3點或第4點的功率MOSFET中，在所述外圍邊區中的超結結構具有三維降低表面電場結構。7. IGBT包括(a)在半導體基底的第一主表面上形成的發射極和柵極，所述半導體基底具有所述第一主表面和第二主表面，并且呈近矩形的形狀；(b)設置在所述半導體基底第一主表面側幾乎整個表面上的半導體表面區中的第一導電型漂移區；(C)設置在所述第一主表面上的近中央部分的有源單元區，沿著所述有源單元區的每一側邊以及在其外部設置的多個外圍邊區，以及設置在所述有源單元區的各角部分的外部的多個外圍角區，所述有源單元區在取向上幾乎與所述半導體基底相同，并且具有近矩形的形狀；以及(d)在所述第一主表面上以環繞所述有源單元區的方式設置的環形場板。所述場板在所述外圍邊區的至少任何一個中，在所述半導體表面區與該場板之間具有歐姆接觸部分，并且在所述外圍角區的每一個中，在所述半導體表面區與該場板之間不具有歐姆接觸部分。8.根據第7點的IGBT中，所述半導體基底為硅型半導體基底。9.根據第7點或第8點的IGBT，還包括(e)設置在所述半導體基底的幾乎整個表面中以及所述漂移區中的超結結構。10.根據第7點至第9點中任一點的IGBT中，所述場板主要包括鋁型布線層。11.根據第9點或第10點的IGBT中，所述外圍邊區中的超結結構具有二維降低表面電場結構。12.根據第9點或第10點的IGBT中，所述外圍側邊區中的超結結構具有三維降低表面電場結構。13.功率二極管包括(a)在半導體基底的第一主表面上形成的陽極電極，所述半導體基底具有所述第一主表面和第二主表面，并且呈近矩形的形狀；(b)設置在所述半導體基底第一主表面側幾乎整個表面上的半導體表面區中的第一導電型漂移區；(C)設置在所述第一主表面上的近中央部分的主二極管區，沿所述主二極管區的每一側邊以及在其外部設置的多個外圍側邊區，以及設置在所述主二極管區的各角部分的外部的多個外圍角區，所述主二極管區在取向上幾乎與所述半導體基底相同，并且具有近矩形的形狀；以及(d)在所述第一主表面上以環繞所述主二極管區的方式設置的環形場板。所述場板在所述外圍側邊區的至少任何一個中，在所述半導體表面區與該場板之間具有歐姆接觸部分，并且在所述外圍角區的每一個中，在所述半導體表面區與該場板之間不具有歐姆接觸部分。14.根據第12點的功率二極管，所述半導體基底為硅型半導體基底。15.根據第13點或第14點的功率二極管，還包括(e)設置在所述半導體基底的幾乎整個表面中以及所述漂移區中的超結結構。16.根據第13點至第15點中任一點的功率二極管中，所述場板主要包括鋁型布線
層。 17.根據第15點或第16點的功率二極管中，所述外圍側邊區中的超結結構具有二維降低表面電場結構。18.根據第15點或第16點的功率二極管中，所述外圍側邊區中的超結結構具有三維降低表面電場結構。[本申請中的描述形式、基本術語以及方法的說明]I.在本申請中，下列實施方式的描述中，如有需要，就方便而言，該描述可分成多個部分及小節。然而，除非另外說明，這些部分和小節并非彼此獨立，而是單個實施例的各個部分，其關系是一個為另一個的部分的具體說明、為另一個的部分或全部等的改進實施例。此外，原則上，相同部分的重復描述將被省略。然而，除非另外說明，或者除去數目在理論上受限的情況，以及除非根據上下文為顯而易見，實施方式中的各個組成元件并非必需。此外，在本申請中，術語“半導體器件”主要是指各種晶體管(有源元件)單體或者以晶體管為中心將電阻器、電容器等集成在半導體芯片等(例如，單晶硅基底)上而制備的半導體器件。本文中，作為各種晶體管中的代表性的一個，可以舉例說明的有MOSFET(金屬氧化物半導體場效應晶體管)所代表的MISFET (金屬絕緣體半導體場效應晶體管)。就這點而言，作為各種單晶體管的典型，可舉例說明的有功率MOSFET和IGBT (絕緣柵極雙極晶體管)。此外，本申請中，術語“半導體有源元件”表示晶體管、二極管等。2.類似地，實施方式等的描述中，除非另外說明或除非從上下文中顯而易見，用于材料、組成等的術語“包括A的X”等并不排除包括作為主要組成元素的除A以外的元素在內的材料或組成。例如，就組件而言，該術語用于包括“包括作為主要組件的A在內的X”等。例如，會自然理解的是，本文所使用的術語“硅構件”等不限于純硅，還包括SiGe合金、包含作為主要成分的硅的其他多元合金、以及包含添加劑的其他構件等。類似地，自然理解的是，使用術語“氧化硅膜”、“氧化硅型絕緣膜”等不僅包括相對純的無摻雜的二氧化硅的熱氧化膜和CVD氧化膜，而且包括FSG (氟硅酸鹽玻璃)、基于TEOS的氧化硅、SiOC (硅氧碳)或碳摻雜氧化硅或OSG (有機硅酸鹽玻璃)、PSG (磷硅酸鹽玻璃)、BPSG (硼磷硅酸鹽玻璃)等的熱氧化膜和CVD氧化膜，通過將空孔引入諸如SOG(旋涂式玻璃)、納米硅團簇NSC以及與其相同的構件之類的包被型氧化硅得到的二氧化硅型Low-k絕色緣膜(多孔型絕緣膜)以及將它們作為主要構成元件的與其他硅型絕緣膜復合的復合膜等。然而，通常如同氧化硅型絕緣膜一樣用于半導體領域中的硅型絕緣膜包括氮化硅型絕緣膜。屬于該系統的材料為SiN、SiCN、SiNH、SiCNH等。除非另外說明，本文所使用的術語“氮化硅”包括SiN和SiNH兩者。同樣地，除非另外說明，本文所使用的術語“SiCN”意為SiCN和SiCNH兩者。此外，SiC具有類似于SiN的特性。然而，SiON通常應當歸類為氧化硅型絕緣膜。3.類似地，優選的實施例將就附圖、位置、屬性等進行描述。然而，會自然理解的是，除非另外說明或從上下文顯而易見，本發明并非嚴格地僅限于此。4.此外，除非另外說明，當提及特定數值和數量時，除了當所述數值或數量在理論上限定于該數字時，以及除非從上下文顯而易見，否則各數值可為大于所述特定數值的數值，或者可為小于所述特定數值的數值。5.本文所使用的術語“晶圓”通常表示用于在其上形成半導體器件(或半導體集成電路器件或電子器件)的單晶硅晶圓。然而，會自然理解的是，術語“晶圓”還包括諸如外延晶圓、SOI基底或LCD玻璃基底之類的絕緣基底與半導體層等的復合晶圓等。·6. 一般地，在超結結構中，在指定導電型的半導體區域中，相反的導電型的柱狀或板狀的柱區域大致等距地插入從而保持電荷平衡。如在本申請中提及的根據深溝槽填充方式的術語“超結結構”原則上表示如下結構在所述結構中，“柱區域”大致等距地插入到指定導電型的半導體區域中，從而保持電荷平衡，所述“柱區域”為相反的導電型且為板狀的(通常為平板狀的，但也可為彎曲的或扭曲的)。在實施方式中，將給出通過如下方式形成的結構的描述在N型半導體層(例如，漂移區)中，以彼此平行的方式等距地隔開P型柱。此外，各個部分P型柱的厚度Wp (例如，圖4)可在不同位置彼此不同。然而，當所述結構用深溝槽填充方式生產時，所述柱理想地具有彼此相同的厚度Wp(寬度)。這是因為深溝槽寬度不同會導致各個部分中的填充特性不同。此外，本申請中，不具有超結結構的漂移區可被稱作單導電型漂移區。對于超結結構，術語“取向”指當形成超結結構的P型柱或N型柱看起來在二維上對應于芯片的主表面時的縱向方向(在與芯片或晶圓的主表面平行的平面中)。然而，術語“外圍超結區”表示有源單元區的外圍外部區域(例如，圖2的芯片外圍區21)，即，為外圍邊緣終端區且在其中設置了超結結構的區域。此外，本申請中，其中外圍超結區的主要區域(除了角部分的一部分)中的耗盡層膨脹的自由度為3的結構稱為“3D (三維)_降低表面電場結構”。而同一自由度為2的結構稱為“2D (二維)_降低表面電場結構”。本申請中，對于降低表面電場(Resurf :降低的表面電場)結構而言，表面的降低表面電場區(具體地，“P-型降低表面電場區”)或“結終端外延”是指在漂移區的表面區中形成、且耦合至形成溝道區的P型體區(P型阱區)的末端的區域，所述表面的降低表面電場區或“結終端外延”為與所述P型體區相同的導電型并具有比所述P型體區的雜質濃度更低的雜質濃度(所述濃度的程度例如當對主結施加反向電壓時導致完全耗盡)。一般地，所述區域以圍繞單元部分的方式以環狀形式形成。然而，源極端的場板是指作為耦合至源極電勢或其等價電勢的導體膜圖形化的部分，所述場板經由絕緣膜在漂移區的表面(器件側)上延伸，并圍繞單元部分。另一方面，芯片外圍區中的場板是指近環形且電耦合至位于下方的半導體基底的場板。此外，本申請中，術語“環形”通常表示形成閉合環的形狀(環的形狀可為近矩形環、近圓形環或近橢圓形環，只要其滿足下述的給定條件)。然而，并不要求所述環為嚴格閉合的，所述環可為表面上閉合的。即，所述環可為互相分離的導體的環形陣列。此外，本申請中，術語“矩形”或“矩形形狀”表示近正方形或矩形的形狀。然而，該形狀可具有凸起或凹陷，或可經受制圓或倒角處理等，所述凸起或凹陷的面積相對于整個面積而言相對較小。此外，對于矩形，措辭“取向上相同”表示相應平面圖形中的旋轉對稱軸的至少一個大致相同。換而言之，對應的側邊大致彼此平行。此外，浮置場環(FloatingField Ring)或場限環(Field Limiting Ring)是指在漂移區的表面(器件側)遠離P型體區(P型阱區)設置的、具有與其相同的導電型、并具有類似的濃度(該濃度的程度為向主結施加反向電壓時，不引起完全耗盡)且以環形的方式一次或多次圍繞單元部分的雜質區或雜質區組。此外，本申請中，措辭“保持局部電荷平衡”表示例如，當在俯視圖中看芯片主表面時在大約柱厚度(Wp和Wn)的距離范圍內保持電荷平衡。 實施方式將進一步詳細描述。下面，實施方式的具體情況將以多個分開的部分進行描述。除非另外說明，所引用的“小節”、“實施方式”等原則上表示屬于同一部分的內容。在各附圖中，相同或相似的部分以相同或相似的標志或附圖標記表示。原則上，對此描述不再重復。此外，在所附的圖中，當剖面線等使得附圖變得復雜，或者當其與空隙明顯不同時，剖面線等可省略，甚至在剖面中也可省略。同時，當通過說明書等顯而易見時，甚至對于二維閉合的孔，背景輪廓可省略。此外，即使不在剖面中，也可添加剖面線以清楚地說明所描述的部分不是空隙。此外，為了便于顯示，例如，對于外圍側邊區等而言，各附圖中所示的P型柱的數目為約3至5。然而，實際上該數目可超過大約10 (此外，認為整個芯片中的P型柱的總數目通常為幾百至幾千，但為方便顯示，由小數目來表示)。本文所示的例子將以擊穿電壓為約幾百伏特的產品為例來描述。在下列例子中，將以擊穿電壓為約幾百伏特(具體地，例如，約600伏特)的產品為例進行描述。此外，作為本發明人的關于具有超結結構等的MOSFET的已申請的專利公開，除了公開的專利申請(未審查的日本專利公布第2011-108906號)，還有例如，日本專利申請第2010-109957號(日本申請日2010年5月12目)、日本專利申請第2010-81905號(日本中請日2010年3月31日)、日本專利申請第2010-116466號(日本申請日2010年5月20日)、日本專利申請第2010-292117號(日本申請日2010年12月28日)、日本專利申請第2010-292119號(日本申請日2010年12月28日)以及日本專利申請第2010-292118號(日本申請日2010年12月28日)。I.本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的一個實施例(二維降低表面電場結構)的器件結構(基本結構)等的說明(主要為圖I至圖7)本例中，以在硅型半導體基底中形成、源極-漏極擊穿電壓為約600伏特的平面型MOSFET為例進行具體描述(對于平面型功率MOSFET同樣適用于下列小節)。會自然理解的是，該描述可適用于具有其他擊穿電壓值的功率M0SFET，以及其他器件。此外，本申請中，在描述具體平面結構等時，以一個芯片角部分為例進行描述，如圖3中。然而，雖然各個角部分在取向上不同，卻具有大致相同的布圖。因此，就特定角部分進行的描述也適用于其他角部分。圖I為半導體芯片的整體俯視圖(主要為前表面)，用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的一個實施例(二維降低表面電場結構)的器件結構(基本結構)等。圖2為半導體芯片的整體俯視圖(主要為雜質區結構)，用于舉例說明圖I的金屬電極下的情況。圖3為對應于圖2(圖I)的芯片角部分剪切區Rl的芯片頂面局部放大示意圖。圖4為對應于圖3的A-A’剖面(也大致對應于圖I的有源單元部分和芯片末端剪切區R3的A-A’剖面)的芯片剖面示意圖。圖5為對應于芯片角部分剪切區Rl (對應于圖2(圖I))的芯片頂面局部放大圖，該圖比圖3更接近實物。圖6為對應于圖I的有源單元部分剪切區R2的B-B’剖面的芯片剖面圖。圖7為對應于圖I的有源單元末端及芯片末端剪切區R4的C-C’剖面的芯片剖面圖，該圖比圖4更接近實物。基于此， 將對本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的一例(二維降低表面電場結構)的器件結構(基本結構)等進行描述。首先，將對芯片(一般而言，幾平方毫米)頂面的示意性布圖進行描述。如圖I和圖2所示，其中在方形或矩形(即，四邊形)板狀硅型半導體基底(分成獨立的芯片2前為晶圓I)上形成有元件的功率MOSFET元件芯片2中，出現在器件主表面Ia(第一主表面)上中央部分處的金屬源極5 (鋁型電極)占主要區域。金屬源極5下，設置有有源單元區4。其外端部成為P型主結6 (P體區的外部邊緣)。此外,作為有源單元區4的外部的芯片的外圍稱為芯片外圍區21。P型主結6的內部為有源單元區4的重復結構部分4r。環形P型主結6的外部設置有類似的環形P-型表面降低表面電場區8和外圍超結區(其中線狀P型柱12p和位于其之間的N型漂移區Iln周期性大致等距地設置在外圍漂移區11中的區域，或其集合性區域)。本文中,P-型表面降低表面電場區8的外端在例如外圍超結區的外端的附近。此外，本例中，外圍超結區包括四個外圍側邊區16a、16b、16c和16d以及四個外圍角區17a、17b、17c 和 17d。此外，在其附近設置有鋁型金屬保護環3。鋁型金屬保護環3與金屬源極5之間設置有用于將多晶硅柵極提取至外部的金屬柵極7 (包括金屬柵極布線7w)，以及金屬源極外圍部分5p (源極端的場板部分)。此外，圖I中(同樣適用于圖2及圖3)，外圍邊緣終端區以夸大方式用增加的寬度來描繪以便于理解其結構。然后，將對芯片2的平面擴散結構(雜質摻雜結構)和器件布圖進行描述。如圖2所示，芯片2的中央部分設置有有源單元區4 (有源單元部分超結結構存在于其下部)。在其內部中設置有大量線性多晶硅柵極15。此外，在作為有源單元區4的外部邊緣且圍繞著其周長的環形P型主結6的外部設置有與P型主結6耦合且圍繞有源單元區4的環形P-型表面降低表面電場區8。然后，將對有源單元部分超結結構的外圍中的超結結構(S卩，外圍超結區)進行描述。在外圍側邊區16a和16c中設置有超結結構，所述超結結構不與有源單元部分超結結構耦合，且各自分別具有與有源單元部分超結結構正交的取向。另一方面，外圍側邊區16b和16d中設置有超結結構，所述超結結構不與有源單元部分超結結構耦合，且各自分別具有與其相同的周期性和取向。此外，根據柱布圖，各外圍角區17a、17b、17c和17d為其左側或右側的外圍側邊區16b和16d的延伸區域。然后，圖3顯示對應于圖I芯片角部分剪切區Rl的圖2的示意性(P型柱12p的數目減少至比實際數目小的數目，以使得元件中的關系清晰)展開圖。如圖3所示，P-型表面降低表面電場區8的外端(遍及全周)在外圍超結區的外端附近。如圖I所示，在有源單元區中的重復結構部分4r中設置有周期性結構(一維周期性結構)，在所述周期性結構中P+體接觸區23 (見圖6)和多晶硅柵極15交錯重復。此外，外圍超結區(圖I)中，環形場板30(芯片外圍區中的金屬場板)以設置成圍繞著有源單元區4的方式設置。此外，場板30中，大致平行延伸的場板接觸部分9(接觸凹槽或接觸孔)沿著近矩形形狀的有源單元區4的側邊設置。另一方面，外圍角區17b(17a、17c和17d)中的場板30的各部分中并不設置場板接觸部分9。這是由于如下事實通過在等電勢面的分布相對平坦的外圍側 邊區16a(16b、16c或16d)中的接觸部分9獲得的電勢被施加于外圍角區17b(17a、17c或17d)上的場板30。然后，圖3的A-A’剖面在圖4中顯示。如圖4所示，在芯片2的背面Ib上的N+漏極區25 (N型單晶硅基底)的表面上設置有金屬背面漏極24。在N+漏極區25上有漂移區11，漂移區11包括N型柱12η、P型柱12ρ(Ρ型漂移區)、N型漂移區Iln等。在漂移區11的表面區中設置有P型主結6 (P阱、P體區或其外部邊緣)。在P體區6中設置有N+源極區26、Ρ+體接觸區23等。在P型主結6的外部設置有與其耦合的P-型表面降低表面電場區8。在芯片2的端部處的N型漂移區Iln的表面區中設置有N+溝道停止區31、Ρ+芯片外圍接觸區32等。在N+源極區26對之間的半導體表面上設置有經由柵極絕緣膜27的多晶硅柵極15。在多晶硅柵極15和場絕緣膜34上設置有層間絕緣膜29。在層間絕緣膜29上形成諸如金屬源極5、金屬保護環3之類的鋁型電極膜，金屬源極5和金屬保護環3分別與N+漏極區25、Ρ+體接觸區23 (經由單元區域中的接觸部分14)和N+溝道停止區31 (經由芯片外圍接觸部分19，即，外圍凹部)、P+芯片外圍接觸區32等電耦合。此外，N型柱12η的寬度fc (厚度)以及P型柱12p的寬度Wp (厚度)分別為例如約6微米和約4微米。然而，N型柱12η的雜質濃度為例如約3. 3 X IO1Vcm3 (例如磷)。P型柱12ρ的雜質濃度為例如約5. O X IO1Vcm3 (例如，硼)。本文中，在此例中，在金屬源極5和金屬保護環3之間在其同層處設置有由鋁型電極膜等形成的近環形金屬場板30。金屬場板30經由接觸部分9與設置在半導體基底2的表面Ia中的接觸區18電耦合(即，進行歐姆接觸)。此外，本例中漂移區11的一部分為超結結構,所述超結結構中，例如，由N型外延區IOn形成的N型漂移區Iln(即，N型柱區12η)與由P型外延區IOp形成的P型漂移區Ilp (即，P型柱區12ρ)交錯分布。另一方面，漂移區11的其他部分由單導電型的例如N型外延區IOn形成的N型漂移區Iln來構成。然后，通過使得圖3的俯視圖更接近于實際器件獲得的視圖在圖5中顯示。如圖5所示，在附圖的例子中，結構大致相同，但環形金屬場板30的數目為多個(兩個)。實際上，理想地，認為該數目為約二個至五個。然后，依照圖5，圖I的有源單元部分剪切區R2的器件剖面圖在圖6中顯示。如圖6所示，在芯片2的背面Ib上的N+漏極區25 (N型單晶硅基底)的表面上設置有金屬背面漏極24。在N+漏極區25上有漂移區11，漂移區11由N型柱12η(N型漂移區Iln)以及P型柱12p (P型漂移區lip)形成。在漂移區11的表面區中設置有P體區6。在P體區6中設置有N+源極區26、P+體接觸區23等。在N+源極區26對之間的半導體表面上，多晶硅柵極15經由柵極絕緣膜27設置。在多晶硅柵極15上設置有層間絕緣膜29。在層間絕緣膜29上形成諸如金屬源極5之類的鋁型電極膜，所述鋁型電極膜與N+漏極區25和P+體接觸區23電耦合。然后，依照圖5，圖I的有源單元末端和芯片末端剪切區R4的器件剖面圖在圖7中顯示。如圖7所示，該結構與圖4的結構大致相同。然而，此附圖的實施例中，金屬場板30的數目為多個。此外，還顯示 了用于將多晶硅柵極15經由柵極接觸部分22耦合至金屬柵極布線7w的多晶娃柵極引出部分15c。然而,在P型主結6的外端處的半導體基底2的表面區中設置有P+體接觸區23p，用于經由接觸部分42建立與金屬源極外圍部分5p (源極末端處的場板部分)的電f禹合。2.關于本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的生產工序的說明(主要為圖8至圖22)本小節中，將描述對應于小節I的結構的工序。然而，對其他結構而言，該步驟也基本通用。因此，對于其他結構下列描述原則上不作重復。圖8為對應于圖4的生產步驟(深溝槽形成步驟)中的芯片剖面示意圖，用于舉例說明本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的生產工序。圖9為對應于圖4的生產步驟(深溝槽形成用硬掩模去除步驟)中的芯片剖面示意圖，用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序。圖10為對應于圖4的生產步驟(深溝槽填充步驟)中的芯片剖面示意圖，用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序。圖11為對應于圖4的生產步驟(平坦化步驟)中的芯片剖面示意圖，用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序。圖12為對應于圖4的生產步驟(P-型表面降低表面電場區引入步驟)中的芯片剖面示意圖，用于舉例說明本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的生產工序。圖13為對應于圖4的生產步驟(場絕緣膜圖形化步驟)中的芯片剖面示意圖，用于舉例說明本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的生產工序。圖14為對應于圖4的生產步驟(P體區引入步驟)中的芯片剖面示意圖，用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序。圖15為對應于圖4的生產步驟(柵極氧化膜形成步驟)中的芯片剖面示意圖，用于舉例說明本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的生產工序。圖16為對應于圖4的生產步驟(柵極多晶硅膜形成步驟)中的芯片剖面示意圖，用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序。圖17為對應于圖4的生產步驟(柵極加工步驟)中的芯片剖面示意圖，用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序。圖18為對應于圖4的生產步驟(N+源極區引入步驟)中的芯片剖面示意圖，用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序。圖19為對應于圖4的生產步驟(層間絕緣膜形成步驟)中的芯片剖面示意圖，用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序。圖20為對應于圖4的生產步驟(接觸凹槽等形成步驟)中的芯片剖面示意圖，用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序。圖21為對應于圖4的生產步驟(半導體基底蝕刻及P+體接觸區引入步驟)中的芯片剖面示意圖，用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序。圖22為對應于圖4的生產步驟(鋁型金屬電極膜形成步驟)中的芯片剖面示意圖，用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的生產工序。基于此,將對本申請一種實施方式的功率MOSFET (功率型半導體有源元件)生產工序的一例進行描述。首先，如圖8所示，制備半導體晶圓I，在半導體晶圓I中，在摻雜有例如銻(例如數量級約為IO1Vcm3至IO1Vcm3)的N型單晶硅基底25 (本文中，可能為例如直徑為200的晶圓；此外，該晶圓直徑可為150、300或450)上，形成厚度為例如約45微米的磷摻雜的N外延層IOn (漂移區，濃度為例如約IO1Vcm3的數量級，該區域是成為N型漂移區Iln的部分，其一部分也是N型柱12η)。半導體晶圓I的器件側la(與背面Ib相對的主表面)上形成由例如P-TEOS (等離子-四乙基正硅酸鹽)等構成的P型柱深溝槽形成用硬掩膜33。然
后，如圖8所示，以P型柱深溝槽形成用硬掩膜33作為掩模，對N外延層IOn等進行干法蝕亥IJ。因此，形成P型柱深溝槽20。對于干法蝕刻環境，可涉及包含作為主要氣體成分的Ar、SF6、02等的環境。對于干法蝕刻深度的范圍，可涉及例如約40微米至55微米。此外，理想地，P型柱深溝槽20觸及N型單晶硅基底25。然而，即使其不觸及基底25，其也期望在基底25的附近。然后，如圖9所示，除去不再需要的硬掩膜33。然后，如圖10所示，對P型柱深溝槽20進行填充外延生長(深溝槽內部外延填充方式)，從而形成P型填充外延層IOp (摻雜物為硼，濃度為例如約IO1Vcm3的數量級)。P型外延區IOp是P型漂移區Ilp的一部分，也是P型柱12p。填充外延生長的條件可如下舉例說明例如，加工壓力例如約I. 3xl04至I. OxlO5帕斯卡，原材料氣體四氯化娃、三氯甲
硅烷、二氯甲硅烷或甲硅烷。然后，如圖11所示，通過諸如CMP(化學機械拋光)之類的平坦化步驟，除去P型柱深溝槽20外部的P型填充外延層IOp的部分，并將半導體晶圓I的表面Ia平坦化。此夕卜，本文中，除了深溝槽填充方式，超結結構還可用多外延方式形成。然后，如圖12所示，在半導體晶圓I的表面Ia的大致整面上，通過熱氧化形成氧化硅膜34(場絕緣膜)。在其上，通過平版印刷術形成P-型降低表面電場區引入用抗蝕膜35。場絕緣膜34的厚度可例如約350nm。隨后，用P-型降低表面電場區引入用抗蝕膜35作為掩模，通過離子注入(例如，硼)引入P-型表面降低表面電場區8。離子注入條件可通過以下舉例說明離子種類硼，注入能例如，約200keV，劑量例如，作為優選范圍的約lX10n/Cm2至lX1012/cm2。然后，徹底除去不再需要的抗蝕膜35。然后，如圖13所示，在半導體晶圓I的表面Ia上，通過平版印刷術形成氧化硅膜蝕刻用抗蝕膜36。隨后，以此為掩模，使用例如碳氟化合物型蝕刻氣體通過干法蝕刻對場絕緣膜34進行圖形化。然后，徹底除去不再需要的抗蝕膜36。然后，如圖14所示，在半導體晶圓I的表面Ia上，通過平版印刷術形成P體區引入用抗蝕膜37 (通常，在半導體晶圓I的表面Ia上，已經預先形成諸如厚度為例如約IOnm的熱氧化膜之類的離子注入保護膜，由于顯示復雜因而省略。這也適用于其他部分)。隨后，用P體區引入用抗蝕膜37作為掩模，通過離子注入引入P型體區6。離子注入條件如下舉例說明(I)第一步離子種類硼，注入能例如，約200keV，劑量例如約1013/cm2的數量級，(2)第一步例子種類硼，注入能例如，約75keV，劑量例如作為優選范圍的約IO12/cm2的數量級(例如在濃度方面，約IO1Vcm3的數量級)。然后，徹底除去不再需要的抗蝕膜37。然后 ，如圖15所示，在半導體晶圓I的表面Ia上，形成有柵極氧化膜27 (柵極絕緣膜)。根據擊穿電壓，柵極絕緣膜27的厚度可為例如約50nm至200nm。沉積方法可例如CVD(化學氣相沉積)和熱氧化。此外，對于柵極氧化前的晶圓清潔，可應用濕法清潔，使用例如第一清潔溶液，即，氨過氧化氫純水=I : I : 5(體積比)和第二清潔溶液，即，鹽酸過氧化氫純水=1:1: 6(體積比)。然后，如圖16所示，在柵極氧化膜27上，通過例如低壓CVD(化學氣相沉積)形成柵極多晶硅膜15 (例如，厚度為約200nm至800nm)。然后，如圖17所示，通過干法蝕刻對柵極15進行圖形化。然后，如圖18所示，通過平版印刷術形成N+源極區引入用抗蝕膜38。使用抗蝕膜38作為掩模，通過離子注入引入N+源極區26、芯片邊緣部的N+溝道停止區31。離子注入條件可如下舉例說明離子種類砷，注入能例如，約40keV，劑量例如，作為優選范圍的約IO1Vcm2的數量級(例如，濃度為例如約102°/cm3的數量級)。然后，徹底除去不再需要的抗蝕膜38。然后，如圖19所示，在半導體晶圓I的幾乎整個表面Ia上，通過CVD等沉積PSG (磷硅酸鹽玻璃)膜29 (層間絕緣膜)。此外，除了 PSG膜外，層間絕緣膜29可為BPSG膜、TEOS膜、SOG膜、HDP (高密度等離子體)氧化硅膜或PSG膜以及上述膜的多個膜的層壓膜。至于層間絕緣膜29的總厚度，例如，優選例顯示為約900nm。然后，如圖20所示，半導體晶圓I的表面Ia上形成源極接觸孔開口用抗蝕膜41。使用抗蝕膜41作為掩模，通過干法蝕刻將源極接觸孔14、場板接觸部分9 (接觸凹槽或接觸孔)、芯片外圍接觸部分19(外圍凹部)等開口。隨后，徹底除去不再需要的抗蝕膜41。然后，如圖21所示，蝕刻硅基底后，通過離子注入引入源極部分的P+體接觸區23、芯片外圍區21中的場板的接觸區18以及P+芯片外圍接觸區32。離子注入條件如下舉例說明離子種類=BF2，注入能例如，約30keV，劑量例如作為優選范圍的約IO1Vcm2的數量級(濃度為例如約IO1Vcm3的數量級)。然后，如圖22所示，經由例如TiW的金屬阻擋膜，鋁型金屬層通過濺射等沉積，并且被圖形化。結果，形成了金屬源極5、金屬場板30、保護環電極3等。然后，如有必要，例如，形成諸如無機型最終鈍化膜或有機無機型最終鈍化膜之類的最終鈍化膜作為上覆蓋層。由此焊盤開口和柵極開口被打開。最終鈍化膜可為無機型最終鈍化膜以及有機化的無機型最終鈍化膜等的單層膜。除此以外，也可在較低層的無機型最終鈍化膜上可層疊有機化的無機型最終鈍化膜等。然后，進行背部磨削處理以減少初始晶圓厚度(例如，約750微米)至例如約80微米至280微米(S卩，少于300微米)。此外，在晶圓I的背面Ib上，通過濺射沉積來沉積金屬背面漏極24(參見圖4至圖6)。背面金屬電極膜24包括(從靠近晶圓I側開始)，例如，背面鈦膜(金及鎳擴散防止層)、背面鎳膜(具有芯片粘合材料的粘合層)、背面金膜(鎳氧化防止層)等。然后，晶圓I分成獨立的芯片。得到的每個芯片用密封樹脂進行轉模等，得到封裝的器件。3.關于本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的漂移區的結構的變形例(單導電型漂移區)的說明(主要為圖23)小節I和小節2中，對于具有超結結構的功率型半導體有源元件而言，已對芯片外圍區中的金屬場板等的應用進行了具體描述。然而，會自然理解的是，這些也適用于具有單導電型漂移區的一般功率型半導體有源元件。此小節中，其一例將簡略描述。圖23為對應于圖4的芯片剖面示意圖，用于舉例說明關于本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的漂移區結構的變形例(單導電型漂移區)。基于此，就關于本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的漂移區的變形 例(單導電型漂移區)進行描述。如圖23所示，該實施例與圖4的實施例基本相同，不同之處在于不包括超結結構或用于加強超結結構的P-型表面降低表面電場區8(可作為一般P型主結6的結延伸存在)。即，先前描述的芯片外圍區21中的金屬場板30及將其接觸部分9限制在沿著有源單元區4的側邊的部分的結構對在有源單元區4和芯片外圍區21中具有超結結構的器件也有效。然而，同時，所述結構對在有源單元區4和芯片外圍區21中不具有超結結構的器件(基于單導電型漂移區的器件)也有效。此外，會自然理解的是，所述結構對在有源單元區4和芯片外圍區21的任何一個區域中具有超結結構的器件也有效。此外，這也類似地適用于下列各小節中的變形例，并且當用于其他功率型器件(例如IGBT和功率二極管)時也成立。4.關于本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的外圍區(邊緣終端區)中的場板的變形例等的說明(主要為圖24至圖27)小節I至小節3中，主要對芯片外圍區中金屬場板的數目為I或2的實施例進行具體描述。然而，該數目不限于I或2，并且可設定為給定的數目。此小節中，將特別描述該數目為4的實施例。本小節中的附圖中，原則上不顯示超結結構。也就是說，如先前在小節3中所述，由于如下事實金屬場板30及將其接觸部分9限定在沿著有源單元區4的側邊的部分的結構也適用于不具有超結結構的器件；如果不這樣，附圖將變得復雜。(I)場板基本結構的具體說明(主要為圖24及圖25)該小節為圖3的具體說明，此外，還可認為該小節為關于圖3的變形例。圖24為對應于圖3的芯片頂面局部放大示意圖，用于舉例說明關于本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的外圍區(邊緣終端區)中的場板的變形例(多場板)等。圖25為對應于圖24的X-X’剖面的芯片頂部局部剖面示意圖。基于此，將對關于本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的外圍區(邊緣終端區)中的場板的變形例等(場板基本結構的細節)進行描述。如圖24所示，該實施例與圖3大致相同，但不同之處在于芯片外圍區21中的金屬場板30的數目為4(多個)。此外，根據擊穿電壓不在局部產生電勢扭曲的觀點，外圍角區17b (17a，17c或17d)中的金屬場板30的平面結構關于半導體芯片或外圍角區的對角線40線對稱是有利的。此外，根據同一觀點，所述平面結構有利地為向外突出的圓形。然而，所述平面結構并不限于此。此外，用于場板的平面結構的術語“線對稱”表示宏觀對稱，并不要求微觀對稱(大致等于或小于線寬度的區域中的對稱)。然后，圖24的X-X’剖面在圖25中顯示，以舉例說明圖4、圖7、圖23等的接觸區18的外圍結構。圖3、圖4、圖7等描繪成似乎接觸區18在P型柱區12p上。然而，如圖25所示，不必要求接觸區18在P型柱區12p上。理想地，屬于同一金屬場板30的接觸區18離鄰接的有源單元區4的側邊的距離大致相等(“等距條件”)。因此，只要等距條件基本滿足，除了位于P型柱區12p上外，接觸區18還可位于N型柱區12η上，或可以如下方式形成在鄰接的P型柱區12ρ和N型柱區12η上延伸。然而，對于屬于同一金屬場板30的多個接觸區18，只要等距條件基本滿足，兩個接觸區18都可置于P型柱區12ρ上，或可置于N型柱區12η上。此外，只要等距條件基本滿足，一個接觸區18可置于P型柱區12ρ上，另一接觸區18可置于N型柱區12η上。·此外，對于各個外圍側邊區16a、16b、16c和16d,并不必須要求接觸部分9置于所有外圍側邊區16a、16b、16c和16d中，接觸部分9只要存在于外圍側邊區16a、16b、16c或16d中的至少一個中即可。然而，當接觸部分9出現在外圍側邊區16a和16c兩者中時，電勢的響應可比當接觸部分9僅出現在例如外圍側邊區16a上時更大程度地提高。此外，當接觸部分9出現在所有外圍側邊區16a、16b、16c和16d時，電勢的響應比當接觸部分9僅出現在外圍側邊區16a和16c兩者中時進一步更大程度地提高。此外，就一個外圍側邊區16a(16b、16c或16d)來說，并不必須要求接觸部分9在其整個長度上延伸，只要在其部分長度上延伸即可。然而，盡可能的最大長度更大程度地提高電勢的響應。然后，將描述P-型表面降低表面電場區8。如圖25所示，P-型表面降低表面電場區8具有防止半導體基底2的表面區中的擊穿電壓降低的作用，但其自然不是必需的元件。此外，圖3、圖4、圖7等中，為了便于繪圖，該區域顯示為具有平坦深度的雜質摻雜區。然而，并不必須要求P-型表面降低表面電場區8呈現這樣的形狀。例如，如同P-型表面降低表面電場區8，那樣，該區可在N型柱區12η上進行N-反相。即，半導體基底2的表面Ia中的硼往往由氧化硅膜等通過熱氧化、表面熱處理等等部分消耗(吸收)。結果，降低了 P型柱區12ρ的上端的寬度，從而降低擊穿電壓。相反，在P-型表面降低表面電場區8’的情況下，P型柱區12ρ的上端寬度大。因此，擊穿電壓在P型柱區12ρ的上端處并不降低。SP，如P-型表面降低表面電場區8那樣，額外的雜質均勻地進入到規定的區域中。然后，即使當硼通過熱處理工序部分消耗，該區仍變得像P-型表面降低表面電場區8’那樣。這可防止P型柱區12ρ的上端的寬度降低。(2)點狀接觸系統(主要為圖26)該實施例為關于圖24(圖3或圖5)的接觸部分9等的變形例。圖26為對應于圖3的芯片頂面局部放大示意圖，用于舉例說明關于本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的外圍區(邊緣終端區)中的場板的變形例(點狀接觸)等。基于此，將對關于本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的外圍區(邊緣終端區)中的場板的變形例(點狀接觸)等進行描述。圖24(圖3或圖5)示出的接觸部分9為單一外圍側邊區16a(16b、16c或16d)中的一體的長裂縫形部分。然而，如圖26所示，這些可分成點狀接觸組9或短裂縫組。(3)直角彎曲場板(主要為圖27)該實施例為關于圖3、圖5、圖24或圖26的例子的金屬場板30的平面結構的變形例。圖27為對應于圖3的芯片頂面局部放大示意圖，用于舉例說明關于本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的外圍區(邊緣終端區)中的場板的變形例(直角彎曲場板)等。基于此，將對關于本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的外圍區(邊緣終端區)中的場板的變形例(直角彎曲場板)等進行描述。如圖27所示，金屬場板30的平面結構優選為關于半導體芯片或外圍角區17b (17a、17c或17d)的對角線40呈線對稱。然而，角部分的彎曲形式并不限于圓形彎曲(圖3、圖5、圖24或圖26)，且可為直角彎曲。然而，一般來說，圓形彎曲具有使得不期望的·等勢面彎曲難以發生的優點。5.關于本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的外圍區(邊緣終端區)中的超結布圖等的變形例等的說明(主要為圖28至圖34)對于芯片角部分中的超結布圖，即P型柱區的布圖而言，各種選擇均有可能。本小節中，將對基本P型柱布圖與其他元件的組合，以及P型柱布圖的各種變體進行描述。(I)基本結構的角部分超結布圖的具體描述(主要為圖28)作為描述外圍角區17b(17a、17c或17d)中超結布圖的變體的基礎，本小節的說明還描述在圖5等描述的基本結構的角部分超結布圖。圖28為對應于圖5的芯片頂面局部放大圖，用于舉例說明關于本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的外圍區(邊緣終端區)中的超結布圖等的變形例(二維降低表面電場結構基本布圖)等。基于此，將對本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的外圍區(邊緣終端區)中的變形例等(基本結構的角部分超結布圖細節)進行描述。如圖28所示，在基本結構的角部分超結布圖中，外圍角區17b中的P型柱區12p分別與其對應的外圍側邊區16a中的P型柱區12p —體。P型柱區12p分布在幾乎整個外圍角區17b (17a、17c和17d)中從而形成超結。(2)基本結構和直角彎曲場板的組合(主要為圖29)本小節的例子為關于金屬場板30的平面結構的對于圖28的例子的變形例。圖29為對應于圖5的芯片頂面局部放大圖，用于舉例說明關于本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的外圍區(終端區)等中的超結布圖(結構基本布圖和直角彎曲場板的組合)等的變形例等。基于此，對關于本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的外圍區(邊緣終端區)等中的超結布圖等的變形例(結構基本布圖和直角彎曲場板的組合)等進行描述。如圖29所示，本實施例通過用直角彎曲場板30取代圖28實施例的圓形彎曲場板30來配置。(3)角P型柱區圓形布圖或角P型柱區微調方式(主要為圖30)本小節的實施例為關于角部分超結布圖的對圖28 (圖I、圖3、圖5或圖29)的實施例的變形例。
圖30為對應于圖5的芯片頂面局部放大圖，用于舉例說明關于本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的外圍區(邊緣終端區)中的超結布圖(圓角布圖)等的變形例等。基于此，對關于本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的外圍區(邊緣終端區)中的超結布圖等的變形例等(角P型柱區圓形布圖)進行描述。如圖30所示，基本結構的角部分超結布圖中，外圍角區17b中的P型柱區12p分別與其對應的外圍側邊區16a中的P型柱區12p成為一體。然而，與圖28等的實施例不同，本例中，P型柱區12p以形成超結的方式分布在外圍角區17b (17a、17c或17d)的一部分中，但以沿著最外側的場板30的方式在其外部微調。微調形狀和圓形彎曲場板30的組合可有效地防止角部分中不期望的等勢面扭曲的發生。然而，圓形彎曲場板30并非一定是必要的，并還可與具有其他平面結構的場板30組合。
(4)角部分連續超結布圖(主要為圖31)本小節的實施例為關于角部分超結布圖的對圖28 (圖I、圖3、圖5、圖29或圖30)實施例的變形例。圖31為對應于圖5的芯片頂面局部放大圖，用于舉例說明關于本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的外圍區(邊緣終端區)中的超結布圖(連續角布圖)等的變形例等。基于此，對關于本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的外圍區(邊緣終端區)中的超結布圖(角部分連續超結布圖)的變形例等進行描述。如圖31所示，在角部分連續超結布圖中，外圍角區17b中的P型柱區12p分別與其對應的在外圍側邊區16a和16b中的P型柱區12p成為一體。P型柱區12p分布在幾乎整個外圍角區17b(17a、17c和17d)中，從而形成超結。此外，如同圓形彎曲場板30，角部分連續超結布圖大致上關于半導體芯片或外圍角區的對角線40線對稱。線對稱場板30 (可為直角彎曲場板)與角部分連續超結布圖的組合可有效地防止角部分中不期望的等勢面扭曲的發生。然而，線對稱部分的組合為有效的，但并非必需的。此外，角部分連續超結布圖在宏觀意義和微觀意義上均關于對角線40線對稱，但在電荷平衡方面角部分連續超結布圖與其他實施例(圖28、圖30等)不同，其為非電荷平衡型布圖。此外，如前所述，在對取向敏感的條件下進行深溝槽填充工序的情況下，角部分連續超結布圖具有劣勢。(5)電荷平衡型角部分超結布圖(主要為圖32至圖34)本小節的實施例為關于角部分超結布圖的對于圖28 (圖I、圖3、圖5、圖29、圖30或圖31)的變形例。圖32為對應于圖5的芯片頂面局部放大圖，用于舉例說明關于本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的外圍區(邊緣終端區)中的超結布圖(電荷平衡型角布圖)等的變形例等。圖33為芯片頂面局部放大示意圖，用于舉例說明與圖32相同的部分的超結布圖等。圖34為圖33的角部分電荷平衡處理部分局部剪切區R5的超結布圖的示例圖。基于此，將對關于本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的外圍區(邊緣終端區)中的超結布圖等的變形例等(電荷平衡型角部分超結布圖)進行描述。如圖32所示，在有源單元部分超結結構中，以及在外圍側邊區16a和16b (16c和16d)中，盡管與非電荷平衡型柱布圖相同，但與非電荷平衡型彎曲布圖(圖31)相比，在外圍角區17b (17a，17c或17d)中，P型柱區12p在沿著對角線40的部分處分離。此外，各P型柱區12p的末端處于從兩側互相穿插的位置關系。就方便理解這點而言，圖33示意性地顯示了 P型柱區12p數目減少的結構。圖34以放大且變形的比例顯示角部分電荷平衡處理部分局部剪切區R5，為了舉例說明沿X方向和Y方向走向的P型柱區12p之間的關聯。圖34中，N型柱的厚度Wn以縮減的比例顯/Jn ( “N型柱縮減比例顯不”)從而N型柱的厚度Wn和P型柱的厚度Wp在附圖中大致相等(僅在此附圖中，附圖明顯顯示fc = Wp)。因此，包括在相同區域中的電荷量為相等的。如圖34所示，在電荷平衡型角柱布圖中，P型柱區12p的縱向方向的側邊的相對側的標有相同剖面線的半寬區(寬度為fc/2和Wp/2的帶狀區，ffn/2和Wp/2分別為柱厚度的一半)的電荷量的絕對值相等，并且符號相反。結果，根據剖面線部分完全覆蓋整個區域(例如，外圍角區17b)的這樣一種布圖，局部電荷平衡得以保持。就這點而言，這表明了如下結構是理想的例如，P型柱區12p的橫向方向側邊的中心位于半導體芯片或外圍角區的對角線40上；并且鄰接的P型柱區12p之間的最近距離設置成約Wn/2(N型柱厚度的一半)。此外，如圖33等所示，理想地，角部分超結結構并不包括微細柱，即微細的P型柱區12p。這是因為如下原因當該微細柱存在時，與其他宏觀P型柱區12p相比，在通過深溝槽外延填充方式進行填充時其在填充特性上不同；因此，能夠很好地保持填充特性的處理窗口變小。本文所使用的術語“微細柱”表示P型柱區12p的長度小于兩倍寬度或厚度Wp的柱。然而，術語“宏觀柱”表示P型柱區12p的長度為寬度或厚度Wp的兩倍或比寬度或厚度Wp長的柱。
宏觀意義上，這樣的電荷平衡型角柱布圖關于半導體芯片或外圍角區的對角線40呈線對稱。自然理解的是，該布圖在微觀意義上并不線對稱。因此，在圖32的實施例中，角部分超結布圖和角部分的金屬場板的平面結構在宏觀意義上均線對稱。其組合可有效地防止角部分的等勢面扭曲的發生。線對稱金屬場板可為圓形彎曲或直角彎曲的。此外，線對稱結構的組合并非必需。本小節描述的實施例為通過改善圖31的弱點即非電荷平衡型這點而獲得的電荷平衡型的實施例。因此，角部分超結布圖在宏觀意義上關于對角線40呈線對稱，但微觀意義上并不關于對角線40線對稱。然而，微觀對稱的缺乏主要是通過電荷平衡的缺乏而不利地影響擊穿電壓。因此，微觀對稱的缺乏本身并不顯著且不利地影響擊穿電壓。此外，本文中，概要地顯示角部分超結布圖的對稱性(關于對角的頂部)的分類。即，在微觀意義上不對稱的為圖2、圖3、圖5、圖28、圖29、圖30、圖32、圖33、圖35、圖36、圖37、圖38、圖39等。除此以外，圖32、33、38和39在宏觀意義上對稱。另一方面，在微觀意義上對稱的為圖31。此外，圖31的實施例為非電荷平衡型。除此例以外均為電荷平衡型。6.本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的外圍區(邊緣終端區)中的場板應用于三維降低表面電場結構的說明(主要參見圖35、圖36及圖I)直到本段為止，主要對二維降低表面電場結構進行描述。然而，芯片外圍區中的金屬場板以及先前描述的各種改進等也幾乎能夠原樣適用于三維降低表面電場結構。使用該三維降低表面電場結構，能夠通過較小的芯片面積來確保較高的擊穿電壓。這是因為該結構具有高維度。圖35為對應于圖2的半導體芯片的整體俯視圖(主要為雜質區結構)，用于舉例說明本申請一種實施方式的功率MOSFET (功率型半導體有源元件)的外圍區(邊緣終端區)中的場板應用于三維降低表面電場結構。圖36為圖35的芯片角部分剪切區Rl的芯片頂面局部放大圖(該三維降低表面電場結構的基本布圖)。基于此，將對本申請一種實施方式的功率MOSFET(功率型半導體有源元件)的外圍區(邊緣終端區)中的場板應用于三維降低表面電場結構進行描述。 首先，將對芯片(一般地，幾平方毫米)頂面的示意性布圖進行描述。如圖I和圖35所示，在正方形或矩形(即四邊形)板狀硅型半導體基底(分成獨立芯片2前為晶圓I)上形成兀件的功率MOSFET兀件芯片2中，存在于器件主表面Ia (第一主表面)上中央部分的金屬源極5 (鋁型電極)占主要區域。金屬源極5之下設置有有源單元區4。其外端成為P型主結6 (P體區的外部邊緣)。此外，作為有源單元區4的外部的芯片的外圍稱為芯片外圍區21。P型主結6的內部為有源單元區4的重復結構部分4r。環狀P型主結6的外側上設置有類似環形的P-型表面降低表面電場區8和外圍超結區(在外圍漂移區11中線狀P型柱12p和其之間的N型漂移區Iln大致等距地周期性分布的區域或其集合區域中)。本文中，P-型表面降低表面電場區8的外端例如在外圍超結區的外端附近。此外，本實施例中，外圍超結區包括四個外圍側邊區16a、16b、16c和16d以及四個外圍角區17a、17b、17c和 17d。此外，鋁型金屬保護環3在P型主結6周圍設置。鋁型金屬保護環3和金屬源極5之間設置有用于將多晶硅柵極提取至外部的金屬柵極7 (包括金屬柵極布線7w)，以及金屬源極外圍部分5p (源極端的場板部分)。此外，圖I中(同樣適用于圖35)，外圍邊緣終端區以夸張的形式通過增加的寬度描繪，以便于理解其結構。然后，將對芯片2的平面擴散結構(雜質摻雜結構)和器件布圖進行描述。如圖35所示，在芯片2的中央部分設置有有源單元區4 (有源單元部分超結結構存在于其下部)。其內部中設置有大量線狀多晶硅柵極15。此外，作為有源單元區4的外部邊緣并圍繞著其周長的環狀P型主結6的外部設置有與P型主結6耦合并圍繞著有源單元區4的環狀P-型表面降低表面電場區8。然后，將對有源單元部分超結結構外圍中的超結結構，S卩外圍超結區進行描述。在外圍側邊區16a和16c中設置有與有源單元部分超結結構耦合的超結結構，每個所述超結結構分別具有相同的取向。另一方面，外圍側邊區16b和16d中設置有不與有源單元部分超結結構耦合的超結結構，每個該超結結構分別具有與有源單元部分超結結構正交的取向。此外，根據柱布圖，各外圍角區17a、17b、17c和17d為其下或其上的外圍側邊區16b和16d的延伸區域。然后，圖36顯示對應于圖35的芯片角部分剪切區Rl的部分的局部展開圖。如圖36所示，P-型表面降低表面電場區8的外端遍及全周地位于外圍超結區外端的附近(此夕卜，P-型表面降低表面電場區8并不是必需元件，并且外端的位置也不一定要求在外圍超結區的外端附近，而可例如在中間區域中)。如圖I所示，在有源單元區中的重復結構部分4r中設置有周期性結構(一維周期性結構)，其中P+體接觸區23(參見圖6)和多晶硅柵極15交替重復。此外，外圍超結區(圖I)中，環狀場板30(芯片外圍區中的金屬場板)以圍繞有源單元區4的方式設置。此外，場板30中，大致平行延伸的場板接觸部分9 (接觸凹槽或接觸孔)沿著近矩形的形狀有源單元區4的側邊設置。另一方面，外圍角區17b(17a、17c和17d)中的場板30的各部分中并不設置場板接觸部分9。這是由于如下事實經過等勢面的分布相對平坦的外圍側邊區16a(16b、16c或16d)中的接觸部分9獲得的電勢被施加于外圍角區17b (17a、17c或17d)上的場板30。如前所述(圖36)，只要等距條件基本滿足，接觸部分9可形成為在多個P型柱區12p和N型柱區12η上延伸。7.關于外圍區(邊緣終端區)中的超結布圖應用于三維降低表面電場結構的變形例等的說明(主要為圖37至圖40 )如同關于二維降低表面電場結構的小節5,本小節中，對于三維降低表面電場結構，將描述超結布圖等上的各種變形等。(I)角P型柱區圓形布圖(主要為圖37)本小節的實施例為關于圖35和圖36所示的三維降低表面電場結構中的外圍部分超結結構的基本形式的變形例。圖37為圖35的芯片角部分剪切區Rl的芯片頂面局部放大圖(圓角布圖)。基于此，將對關于外圍區(邊緣終端區)中的超結布圖的變形例等(角P型柱區圓形布圖)應用于三維降低表面電場結構進行描述。如圖37所示，在基本結構的角部分超結布圖中，如同圖35和圖36，外圍角區17b中的P型柱區12p具有與外圍側邊區16a中P型柱區12p布圖的周期性幾乎相同的周期性。然而，與圖35和圖36的實施例不同之處在于，本實施例中P型柱區12p以形成超結的方式分布在外圍角區17b (17a、17c或17d)的部分中,但在其外部部分處以沿著最外側場板30的方式進行微調。微調形狀和圓形彎曲場板30的組合可有效地防止角部分中不期望的等勢面的扭曲的發生。然而，圓形彎曲場板30并不一定是必需的，還可與具有其他平面結構的場板30組合。(2)電荷平衡型角部分超結布圖(主要為圖38至圖40)本小節的實施例為關于外圍部分超結結構的基本形式(圖35和圖36)的又一變形例。圖38為圖35的芯片角部分剪切區Rl的芯片頂面局部放大圖(電荷平衡型角布圖)。圖39為芯片頂面局部放大示意圖，用于舉例說明與圖38相同的部分的超結布圖等。圖40為圖39的角部分電荷平衡處理部分局部剪切區R5的超結布圖示例圖。基于此，將對外圍區(邊緣終端區)中的超結布圖關于對三維降低表面電場結構的應用的變形例等(電荷平衡型角部分超結布圖)進行描述。圖38顯示電荷平衡型芯片角部分的P型柱布圖。如圖38所示，在有源單元部分超結結構14以及外圍側邊區16a和16b (16c和16d)中，該布圖與非電荷平衡型柱布圖相同。然而，在外圍角區17b(17a、17c和17d)中，與非電荷平衡型彎曲布圖(圖31)相比，P型柱區12p在沿著對角線40的部分處彼此分離。此外，各P型柱區12p的末端處于從其兩側相互穿插的位置關系。圖39示意性顯示P型柱區12p數目減少的結構以便于理解這點。圖40以放大且變形的比例顯示角部分電荷平衡處理部分局部剪切區R5，用于舉例說明沿著X方向和Y方向走向的P型柱區12p之間的關聯。圖40中，N型柱的厚度Wn以縮減的比例顯示(“N型柱縮減比例顯不”)從而N型柱的 厚度Wn和P型柱的厚度Wp在附圖中大致相等(僅在此附圖中，圖中明顯地顯示fc = Wp)。因此，包括在同一區域中的電荷量相等。如圖40所示，在電荷平衡型角柱布圖中，在P型柱區12p的縱向方向的側邊的兩側上指定的相同剖面線的半寬區(寬度為fc/2和Wp/2的帶狀區域，所述寬度分別為柱厚度的一半)的電荷量絕對值相等，并且符號彼此相反。結果，根據剖面線部分完全覆蓋整個區域(例如，外圍角區17b)的布圖，局部電荷平衡得以保持。在這點上，這表明如下結構即可例如，P型柱區12p的沿橫向方向的側邊的中央位于半導體芯片或外圍角區的對角線40上；鄰接的P型柱區12p之間的最近距離設置成約fc/2 (N型柱寬度的一半)。8.應用于其他功率型有源元件(IGBT、和功率二極管)的說明(主要為圖41及圖42)直到本段為止，已通過主要以將芯片外圍區中的金屬場板等應用于功率MOSFET等的功率型半導體有源元件的情況為例進行具體描述。然而，本小節中，將對應用于屬于功率型半導體有源元件的其他類型元件進行具體描述。然而，只有諸如電極和雜質摻雜區之類的指定名稱作出了某種程度的改變。諸如漂移區之類的基本部分結構幾乎相同。因此，原則上，重復的描述將被省略。此外，本小節中，將特別地主要描述具有超結結構的元件。然而，如小節3和小節4中所述，自然理解的是，該描述也大致適用于不具有超結結構的元件。因此，本小節中，僅顯示有對應于圖4的具有相對大量的差異的器件剖面圖。(I)應用于IGBT (主要為圖41)單純從結構的角度出發，IGBT基本上通過將P型集電極區插入小節I至小節7所述的功率MOSFET的背面來獲得。從外部端子的角度出發，IGBT還可被認為是通過用發射極和集電極分別代替已經描述的功率MOSFET的源極和漏極來獲得。圖41為對應于圖4的芯片剖面示意圖，用于舉例說明對另一功率型有源元件(IGBT)的應用。基于此，將就對另一功率型有源元件(IGBT)的應用進行描述。如圖41所示，芯片2的背面Ib的P型集電極區43的表面上設置有金屬背面集電極44。在P型集電極區43上有N型場停止區47和漂移區11。漂移區11包括N型柱12η、P型柱12ρ(Ρ型漂移區)、Ν型漂移區Iln等。在漂移區11的表面區中設置有P型主結6 (P阱、P體區或其外部邊緣)。P體區6中設置有N+發射極區46、P+體接觸區23等。P型主結6外側中設置有與其耦合的P-型表面降低表面電場區8。在芯片2的末端處的N型漂移區Iln的表面區中設置有N+溝道停止區31、Ρ+芯片外圍接觸區32等。在N+發射極區46對之間的半導體表面上，經由柵極絕緣膜27設置有多晶硅柵極15。在多晶硅柵極15和場絕緣膜34上設置有層間絕緣膜29。在層間絕緣膜29上形成諸如金屬發射極45、芯片外圍區21中的金屬場板30以及金屬保護環3之類的鋁型電極膜。金屬電極分別與P+體接觸區23(經由單元區中的接觸部分14)電耦合，并且金屬電極經由場板接觸部分9而與接觸區18以及N+溝道停止區31 (經由芯片外圍接觸部分19，即外圍凹部)、P+芯片外圍接觸區32等電耦合。此外，N型柱12η的寬度Wn (厚度)和P型柱12ρ的寬度Wp (厚度)分別為例如約6微米和約4微米。然而，N型柱12η的雜質濃度為例如約3. 3xl015/cm3 (例如，磷)。P型柱12p的雜質濃度為例如約5. 0xl015/Cm3 (例如，硼)。本文中，該實施例中，金屬發射極45與金屬保護環3之間在與其相同的層處設置有由鋁型電極膜等形成的近環狀的金屬場板30。金屬場板30經由接觸部分9與設置在半導體基底2的表面Ia中的接觸區18電耦合(S卩，以歐姆接觸的方式)。(2)對功率二極管的應用(主要為圖42)本文所示的PIN 二極管從純結構而言，基本上可被認為是通過除去小節I至7中描述的功率MOSFET的P體區中復雜的摻雜結構和基底上的柵極結構獲得的。此外，從外部端子的角度出發，該PIN 二極管還可被認為是通過分別用陽極和陰極代替已經描述的功率MOSFET的源極和漏極來獲得。此外，功率二極管中沒有柵極。此外，本小節中，將特別描述PIN 二極管(Pin 二極管)的實施例。然而，自然理解·的是，本發明還可應用于肖特基二極管，復合MPS(合并式Pin-肖特基)二極管、SSD(靜態
隔離二極管)等。圖42為對應于圖4的芯片剖面示意圖，用于舉例說明對另一功率型有源元件(功率二極管)的應用。基于此，將就對另一功率型有源元件(功率二極管)的應用進行描述。如圖42所示，芯片2的背面Ib上的N+型陰極區57的表面中設置有金屬背面陰極電極58。N+型陰極區57上有漂移區11。漂移區11包括N型柱12n、P型柱12p(P型漂移區)、N型漂移區Iln等。漂移區11的表面區中設置有P型陽極區56。P型陽極區56中設置有P+型接觸區53等。P型陽極區56的外側中設置有與其耦合的P-型表面降低表面電場區8。芯片2的末端處的N型漂移區Iln的表面區中設置有N+溝道停止區31、P+芯片外圍接觸區32等。半導體基底2的表面Ia上設置有場絕緣膜34和層間絕緣膜29。絕緣膜29和34上形成諸如金屬陽極電極55之類的鋁型電極膜、金屬場板30以及芯片外圍區21中的金屬保護環3。金屬電極分別經由主二極管區54中的接觸部分52與P+型接觸區53電耦合，經由場板接觸部分9與接觸區18電耦合，并經由芯片外圍接觸部分19( SP，外圍凹部)與N+溝道停止區31 (P+芯片外圍接觸區32)等電耦合。此外，N型柱12η的寬度Wn (厚度)、P型柱12ρ的寬度Wp (厚度)分別為例如約6微米和約4微米。然而，N型柱12η的雜質濃度為例如約3. 3xl015/cm3 (例如，磷)。P型柱12p的雜質濃度為例如約5. OxlO1Vcm3 (例如,硼)。本文中，該實施例中，金屬陽極電極55與金屬保護環3之間，在與其相同的層處設置有由鋁型電極膜等形成的近環狀的金屬場板30。金屬場板30經由接觸部分9與設置在半導體基底2的表面Ia中的接觸區18電耦合(S卩，以歐姆接觸的方式)。9.當沿著圖3的芯片角部分剪切區Rl中外圍側邊區16a中的場接觸部分9與外圍側邊區16b中的場接觸部分9之間的金屬場板30進行縱向切割時的結構的考查圖43為沿著圖3的芯片角部分剪切區Rl中外圍側邊區16a中的場接觸部分9與外圍側邊區16b中的場接觸部分9之間的金屬場板30進行縱向切割時的剖面圖。如圖43所示，金屬場板30與P型柱區12p在外圍側邊區16a中的場接觸部分9的接觸區18及外圍側邊區16b中的場接觸部分9的接觸區18處電耦合(S卩，以歐姆接觸的方式)。另一方面，在外圍角區17b (17a、17c或17d)中，金屬場板30在層間絕緣膜29上形成(層間絕緣膜29在場絕緣膜34上形成)，并且不與在場絕緣膜34下形成的P型柱區12p和N型柱區12η電耦合。此外，自然理解的是，外圍側邊區16b、周角角區17c和外圍側邊區16c的部分，夕卜圍側邊區16c、外圍角區17d和外圍側邊區16d的部分，以及外圍側邊區16d、外圍角區17a和外圍側邊區16a的部分也與圖43的剖面圖相同。此外，對于場接觸部分9，可采用圖26的點狀接觸系統。然而，對于金屬場板30的形狀，可使用圖27的直角彎曲形狀。更進一步，對于角部分的超結布圖，可使用圖28、圖29、圖30、圖31、圖32或圖33。此外 ，圖44為當該結構應用于圖35至圖42所述的三維降低表面電場結構的超結柱布圖時對應于圖43的剖面圖。IGBT或功率二極管的外圍角區17b (17a、17c或17d)還具有與圖43或圖44的剖面圖相同的結構。10.對各實施方式等以及整體考慮的補充說明直到本段為止，所述的各實施方式(包括變形例)等對具有通過深溝槽填充方式制成的超結的功率型半導體有源元件尤其有效。然而，在每一角部分修正不期望的電勢扭曲的效果對具有通過多外延方式制成的超結的功率型半導體有源元件來說也是共通的。此夕卜，如前所述，類似地，該效果對于不具有超結而具有單導電型漂移區的器件來說也是有效的。此外，不限于在對晶體生長方向敏感的條件下進行的深溝槽填充方式，類似地，該效果還對于在對晶體生長方向相對不敏感的條件下進行的深溝槽填充方式有效。對于直到本段為止所描述的各實施方式(包括變形例)，每一結構在芯片外圍區21中具有場板30，在沿著等勢面顯示為平坦形狀的有源單元的側邊的部分(通常也是沿著芯片側邊的部分)具有基底接觸，并且在等勢面彎曲的各芯片角部分不具有基底接觸。結果，相對穩定改變的等勢面平坦的部分處的電勢經由場板30施加于芯片角部分。即，一般情況下，環狀場板30包括沿著每一側邊(芯片或有源單元區)的直線部分(相對直線的部分)和諸如對應于角部分的曲形部分或L-形部分之類的彎曲部分。此外，場板30可由本文所述的鋁型電極層形成，或可由諸如多晶硅之類的另一導電層形成。然而，當場板30由鋁型電極層形成時，出現使得工序簡單化的優點。此外，電阻也相對低。11.總結直到本段為止，本發明人做出的發明已基于實施方式具體描述。然而，本發明并不限于此。自然理解的是，在不背離本發明主旨的范圍內，可對本發明作出各種修改。例如，在實施方式中，通過以平面型柵極結構的MOS結構作為例子進行了具體描述。然而，本發明并不限于此。自然理解的是，本發明也完全類似地應用于深溝槽型柵極結構。此外，對于MOSFET的柵極布圖，顯示了柵極以平行于pn柱的條紋的方式分布的實施例。然而，存在著各種可應用布圖，例如沿與pn柱正交的方向的分布以及以網格形式的分布。此外，實施方式中，對N溝道器件在N+單晶硅基底上的N外延層上形成的實施例進行了具體描述。然而，本發明并不限于此。還可接受的是P溝道器件在P+單晶硅基底上的N外延層頂面上形成。此外，實施方式中，通過以功率MOSFET為例進行具體描述。然而，本發明并不限于此。自然理解的是，本發明還可應用于具有超結結構的功率器件，例如二極管和雙極晶體管(包括IGBT)。此外，自然理解的是，本發明還可應用于其中包括功率MOSFET、二極管、雙極晶體管等的半導體集成電路器件。
此外，實施方式中，對于形成超結結構的方法，主要具體描述了深溝槽填充方式。然而，本發明并不限于此。自然理解的是，本發明還可應用于例如多外延方式。
更進一步，實施方式中，主要具體描述了在硅型半導體基底處形成的器件。然而，本發明并不限于此。自然理解的是，本發明還幾乎可應用于在GaAs型半導體基底、碳化硅型半導體基底以及氮化硅型半導體基底形成的器件。
權利要求
1.一種功率MOSFET，該功率MOSFET包括 (a)源極，所述源極在半導體基底的第一主表面上形成，所述半導體基底具有所述第一主表面以及第二主表面，并且呈現矩形的形狀； (b)第一導電型漂移區，所述第一導電型漂移區設置在所述半導體基底的所述第一主表面側的整個表面上的半導體表面區中； (c)有源單元區、沿所述有源單元區的每一邊且在其外部設置的多個外圍邊區以及在所述有源單元區的每一角部分的外部設置的多個外圍角區，其中所述有源單元區設置在所述第一主表面上中央部分處，在取向上與所述半導體基底相同，并且具有矩形的形狀；以及 (d)環形場板，所述環形場板以圍繞所述有源單元區的方式設置在所述第一主表面上， 其中，在所述外圍邊區的至少任何一個中，所述場板在所述半導體表面區與該場板之間具有歐姆接觸部分，并且在所述外圍角區的每一個中，所述場板在所述半導體表面區與 該場板之間不具有歐姆接觸部分。
2.根據權利要求I所述的功率M0SFET，其中，所述半導體基底為硅型半導體基底。
3.根據權利要求2所述的功率M0SFET，該功率MOSFET還包括 (e)超結結構，所述超結結構設置在所述半導體基底的整個表面中以及所述漂移區中。
4.根據權利要求3所述的功率M0SFET，其中，所述場板包括鋁型布線層。
5.根據權利要求4所述的功率M0SFET，其中，所述外圍邊區中的超結結構具有二維降低表面電場結構。
6.根據權利要求4所述的功率MOSFET，其中，所述外圍邊區中的超結結構具有三維降低表面電場結構。
7.一種 IGBT，該 IGBT 包括 (a)發射極和柵極，所述發射極和柵極在半導體基底的第一主表面上形成，所述半導體基底具有所述第一主表面以及第二主表面，并且呈現矩形的形狀； (b)第一導電型漂移區，所述第一導電型漂移區設置在所述半導體基底的第一主表面側的整個表面上的半導體表面區中； (C)有源單元區、沿所述有源單元區的每一邊且在其外部設置的多個外圍邊區以及在所述有源單元區的每一角部分的外部設置的多個外圍角區，其中所述有源單元區設置在所述第一主表面上中央部分處，在取向上與所述半導體基底相同，并且具有矩形的形狀；以及 (d)環形場板，所述環形場板以圍繞所述有源單元區的方式設置在所述第一主表面上， 其中，在所述外圍邊區的至少任何一個中，所述場板在所述半導體表面區與該場板之間具有歐姆接觸部分，并且在所述外圍角區的每一個中，所述場板在所述半導體表面區與該場板之間不具有歐姆接觸部分。
8.根據權利要求7所述的IGBT，其中，所述半導體基底為硅型半導體基底。
9.根據權利要求8所述的IGBT，該IGBT還包括 (e)超結結構，所述超結結構設置在所述半導體基底的整個表面中以及所述漂移區中。
10.根據權利要求9所述的IGBT，其中，所述場板包括鋁型布線層。
11.根據權利要求10所述的IGBT，其中，所述外圍邊區中的超結結構具有二維降低表面電場結構。
12.根據權利要求10所述的IGBT，其中，所述外圍邊區中的超結結構具有三維降低表面電場結構。
13.一種功率二極管，所述功率二極管包括 (a)陽極電極，所述陽極電極在半導體基底的第一主表面上形成，所述半導體基底具有所述第一主表面以及第二主表面，并且呈現矩形的形狀 (b)第一導電型漂移區，所述第一導電型漂移區設置在所述半導體基底的第一主表面側的整個表面上的半導體表面區中； (C)主二極管區、沿所述主二極管區的每一邊且在其外部設置的多個外圍邊區以及在所述主二極管區的每一角部分的外部設置的多個外圍角區，其中所述主二極管區設置在所述第一主表面上的中央部分處，在取向上與所述半導體基底相同，并且具有矩形的形狀；以 及 (d)環形場板，所述環形場板以圍繞所述主二極管區的方式設置在所述第一主表面上， 其中，在所述外圍邊區的至少任何一個中，所述場板在所述半導體表面區與該場板之間具有歐姆接觸部分，并且在所述外圍角區的每一個中，所述場板在所述半導體表面區與該場板之間不具有歐姆接觸部分。
14.根據權利要求13所述的功率二極管，其中，所述半導體基底為硅型半導體基底。
15.根據權利要求14所述的功率二極管，所述功率二極管還包括(e)超結結構，所述超結結構設置在所述半導體基底的整個表面中以及所述漂移區中。
16.根據權利要求15所述的功率二極管，其中，所述場板包括鋁型布線層。
17.根據權利要求16所述的功率二極管，其中，所述外圍邊區中的超結結構具有二維降低表面電場結構。
18.根據權利要求16所述的功率二極管，其中，所述外圍邊區中的超結結構具有三維降低表面電場結構。
全文摘要
通過深溝槽填充方式生產的超結MOSFET要求無縫填充外延生長。這可要求深溝槽的平面取向沿指定的方向對齊。具體而言，當芯片角部分的柱布圖關于芯片角之間的對角線雙側不對稱時，由于芯片角處的柱不對稱，阻塞狀態下的等勢線在角部分彎曲。這往往導致等勢線變得密集的點，這可引起擊穿電壓下降。本發明中，在諸如功率MOSFET之類的功率型半導體有源元件中，環形場板設置在圍繞有源單元區等的芯片外圍區中，呈現近矩形的形狀。所述場板在沿著所述矩形邊的部分的至少一部分中具有歐姆接觸部分。然而，在對應于所述矩形的角部分的部分中，并不設置歐姆接觸部分。
文檔編號H01L29/739GK102956707SQ20121025486
公開日2013年3月6日 申請日期2012年7月20日 優先權日2011年8月12日
發明者玉城朋宏 申請人:瑞薩電子株式會社