用于增強互連的抗斷裂性的技術的制作方法
【專利說明】
【背景技術】
[0001]深亞微米工藝節點(例如，32nm及以后)中的集成電路(IC)設計涉及若干非平凡挑戰，并且IC封裝已面臨特定復雜化，諸如關于倒裝芯片封裝的復雜狀態。持續封裝按比例縮放將往往加劇這種問題。
【附圖說明】
[0002]圖1A-1D根據本發明的實施例展示了示例性集成電路(IC)的示例性工藝流程和自頂向下視圖。
[0003]圖2是圖1D中的所得到的IC沿其中虛線X-X獲取的側部橫截面視圖。
[0004]圖2’是根據本發明的另一個實施例配置的IC的側部橫截面視圖。
[0005]圖2”是根據本發明的另一個實施例配置的IC的側部橫截面視圖。
[0006]圖3是根據本發明的實施例配置的IC的側部透視圖。
[0007]圖4根據本發明的示例性實施例示出了借助使用所公開技術形成的IC結構或設置實施的計算系統。
[0008]結合本文中所述的圖，通過閱讀以下【具體實施方式】將更好地理解當前實施例的這些和其它特征。在圖中，可用相似編號表示在各種圖中示出的每一個相同或幾乎相同的部件。為清楚起見，并非每一個部件都可標記在每一個圖式中。此外，如將意識到的是，圖未必按比例繪制或旨在將所要求保護的發明限于所示的具體配置。例如，雖然一些圖通常指示直線、直角和光滑表面，但考慮到IC制作/處理的現實世界限制，所公開技術/結構的實際實施方案可具有不夠完美的直線、直角等，并且一些特征可具有表面拓撲結構或以其它方式不光滑。簡而言之，僅提供圖以示出示例性結構。
【具體實施方式】
[0009]公開了用于通過增加過孔密度來增強后端互連以及其它這種互連結構的抗斷裂性的技術和結構。可例如在管芯(例如，芯片、微處理器等)內的相鄰電路層的填充物/虛設部分內提供增加的過孔密度。在一些情況下，上部電路層的電隔離的(浮置)填充物線可包括在與填充物線跨越/交叉的地方相對應的區域中著陸到下部電路層的浮置填充物線上的過孔。在一些這種情況下，上部電路層的浮置填充物線可形成為包括該過孔的雙鑲嵌結構。在一些實施例中，過孔類似地可提供在上部電路層的浮置填充物線與下部電路層的充分電隔離的互連線之間。。在一些情況下，所公開技術/結構可用于物理錨定/耦合相鄰的電路層，并且在一些這種情況下，為該互連提供了提高的抗斷裂性和機械完整性。該技術例如在低K互連結構中可特別有用，其通常可處理比用具有較高介電常數的電介質材料制造的互連結構更弱的機械性質。鑒于此公開內容，許多配置和變化將是顯而易見的。
[0010]總體概沐
[0011]如先前所指示，存在使集成電路(IC)封裝復雜化的許多非平凡問題。例如，一個非平凡問題是關于如下事實:在裝配到塑料倒裝芯片封裝中期間，例如針對銅(CU)/低K芯片，給定芯片與其封裝之間的相互作用是顯著的可靠性問題。借助將低K電介質材料用于層間電介質(ILD)，這種低K互連中的封裝引入的界面分層變得更普遍，引發針對芯片的可靠性考慮。在倒裝芯片封裝中，例如，管芯與襯底之間的熱失配可在CU/低K互連結構中導致大應力，可能導致界面破裂。
[0012]因此，例如，針對由于由硅(Si)管芯與襯底之間的熱失配產生的大形變和應力引起的高密度倒裝芯片封裝，結構完整性可能是顯著的可靠性考慮。在一些情況下，可利用底部填充(underfill)來試圖減小焊料凸塊處的熱應力并且提高封裝可靠性。然而，在大多數封裝工藝流程中，在應用底部填充之前的封裝工藝期間，IC管芯可能經歷顯著的應力。此外，甚至在應用底部填充之后，應力可足夠高以導致IC的故障。
[0013]同樣，這些斷裂問題可由裝配處理的各種部分而加劇。例如，各種焊料回流工藝可引入向下傳遞到管芯中的大剪切應力，從而例如在低K層內導致斷裂。可導致ILD破裂的大應力通常位于管芯的邊緣和邊角處。
[0014]因此，并且根據本發明的實施例，公開用于通過增加過孔密度來增強互連的抗斷裂性的技術和結構。可例如在管芯內在相鄰/鄰近電路層(例如，金屬層)的浮置填充物部分內提供增加的過孔密度。在一些實施例中，上部電路層的浮置填充物線可包括過孔(或類似結構)，使該過孔在其中那些填充物線跨越/交叉位置處的區域中著陸到下部電路層的浮置填充物線上。在一些這種情況下，并且根據實施例，上部電路層的浮置填充物線可形成為包括這種過孔的雙鑲嵌結構。然而，應當指出的是，所要求保護的發明并不限于此。例如，在一些實施例中，過孔類似地可提供在上部電路層的浮置填充物線與下部電路層的充分電隔離互連線之間。鑒于包括以下【背景技術】信息的本公開內容，許多配置將變得顯而易見。
[0015]在IC設計的背景中，功能單元塊(FUB、或功能塊、或IP塊)通常是指芯片設計中的完成所期望功能的分立區段。在任何給定IC設計過程中，可制造若干FUB，其繼而可允許同時設計芯片的平行區段。在一些實施例中，虛設金屬線(被稱為填充物線)可添加到完整FUB版圖，例如以滿足由于例如化學機械平坦化/拋光(CMP)工藝、光刻圖案化工藝等的圖案化和工藝保真度而正在實施的設計規則。如鑒于本公開內容將意識到的，填充物密度可視情況而變并且取決于諸如將填充物添加到的產品和層之類的因素。如鑒于本公開內容將意識到的是，在給定管芯內可能存在極顯著的橫斷面面積，該極顯著橫斷面面積可用于例如提供可幫助加強給定管芯抗斷裂或其它機械故障的結構。
[0016]在一些情況下，并且根據實施例，使用所公開技術/結構來以增加的過孔密度(在填充物區段內包括過孔)增強抗斷裂性可在鄰近或以其它方式相鄰的電路層之間提供物理錨定/耦合，其繼而可提高給定電路的機械回彈(例如，最小化或以其它方式減少斷裂的易發性)。在一些情況下，可在例如包括ILD結構(例如，低K電介質結構、二氧化硅電介質結構或高K電介質結構)的金屬層之間使用所公開技術/結構。在一些情況下，根據實施例，可提供大于最小設計規則的過孔密度。
[0017]如鑒于本公開內容將意識到的是，在一些情況下，所公開技術/結構可用于其中可期望例如加強給定管芯抗斷裂/機械故障的任何給定IC封裝中。例如，一些實施例可在倒裝芯片封裝中實施。然而，并且如鑒于本公開內容將意識到的是，本文中所提供的技術并不限于此，因為一些其它實施例可用于減輕給定IC上的其它應力源。例如，晶圓或管芯鍵合(例如，其中兩個晶圓或管芯鍵合在一起)可引發可導致機械完整性故障的應力，可使用所公開的技術來防止或以其它方式減少該應力。同樣地，用以電連接給定封裝和IC的引線鍵合還在管芯中施加應力(例如，引線鍵合是倒裝芯片鍵合的替代方案)，可使用所公開的技術防止或以其它方式減少該應力。從這個意義上說，該技術可應用到其中采用晶圓-晶圓、管芯-晶圓和/或管芯-管芯鍵合的IC和/或應用到與倒裝芯片封裝、引線鍵合封裝、三維管芯鍵合、多管芯鍵合和/或穿硅過孔(TSV)相關聯的1C。一些實施例可例如與借助多孔電介質材料、低K電介質材料和/或超低IC電介質材料或者可與不良機械完整性相關聯的其它這種材料實施的多層管芯一起利用。所公開的技術可在任何給定工藝節點處(例如，32nm及以后；22nm及以后；14nm及以后等)用于例如半導體制造工藝中。
[0018]根據一些實施例，可例如通過給定IC或在其填充物線的電浮置區域中具有過孔的其它器件的橫截面分析來檢測所公開技術/結構的使用。用于檢測所公開技術/結構的使用的其它合適技術/方法將取決于給定應用并且鑒于本公開內容將是顯而易見的。
[0019]摶術和結構
[0020]圖1A-1D根據本發明的實施例展示了示例性集成電路(IC) 100的示例性工藝流程和自頂向下視圖。圖2是圖1D的所得到的IC 100沿其中虛線X-X獲取的側部橫截面視圖。圖3是根據本發明的實施例配置的IC 100的側部透視圖。關于工藝流程，可使用標準半導體處理技術(例如，沉積、掩膜、蝕刻等)，如鑒于本公開內容將意識到的。
[0021]圖1A示出了示例性電路層110(例如，金屬層X)，其借助導電互連線112配置。圖1B示出已添加到電路層110例如以滿足線密度設計規則的若干填充物線114。雖然此處將填充物互連線114例如描繪為長線(例如，長度顯著大于寬度)，但這種線還可分成若干短段(例如，以使得長度與寬度相當)。同樣，雖然在此實例中所示的互連線112/114僅沿一個方向延伸，但也存在其中其具有例如L形、短段或其中該線的一部分具有大于該線的剩余部分的寬度(例如，較寬過孔著陸面積)的形狀的情況。鑒于本公開內容，許多配置將是顯而易見的。圖1C示出了提供在電路層110上方的示例性電路層120(例如，金屬層X+1)。電路層120包括互連線122和若干填充物線124 (例如，添加到電路層120例如以滿足線密度設計規則)，其實質上正交于下面電路層110的互連線112和填充物線114。圖1D示出了電路層110(例如，金屬層X)和電路層120(例如，金屬層X+1)的交叉區，其中，存在放置過孔的機會，該過孔將用作增加所得到的IC 100的機械抗斷