一種三維cmos集成電路的制備方法
【技術領域】
[0001]本發明涉及半導體技術，更具體地，涉及一種三維CMOS集成電路的制備方法。
【背景技術】
[0002]隨著無線通信、汽車電子和其他消費類電子產品的快速發展，傳統CMOS集成電路(Integrated Circuit, 1C)正面臨著多功能、小型化、便攜式、高速度、低功耗和高可靠性發展趨勢帶來的嚴峻挑戰。而隨著平面二維集成電路遵循摩爾定律不斷地縮小尺寸，如何實現更加小型化、低成本的系統，已成為亟待解決的問題。
[0003]三維(Three Dimens1n, 3D)集成電路是傳統二維集成電路從平面集成方式向垂直方向立體集成方式的延伸，即采用在垂直方向堆疊多個芯片或模塊的方法，使得按照摩爾定律的尺寸縮小得以延續，同時還可以集成不同的器件與技術，形成高密度、多功能的電子產品。具體說來，三維集成電路有以下突出優點:
[0004]1)高密度:多層器件重疊結構可成倍提高芯片集成度；
[0005]2)高速度:重疊結構使單元連線縮短，并使并行信號處理成為可能，從而實現電路的尚速操作；
[0006]3)多功能:可實現不同功能器件及電路系統的集成，如把光電器件等功能器件和娃集成電路集成在一起，形成新功能系統。
[0007]近年來，三維集成電路的探索研究尤為迅速，尤其是硅通孔(TSV，ThroughSilicon Via)技術的突破更是極大地推進了三維集成電路的迅速發展。TSV能夠使芯片在三維方向堆疊的密度最大、芯片之間的互連線最短、外形尺寸最小，并且可大大改善芯片速度和具有低功耗的性能，目前已成為三維集成電路研究中最引人注目的一種技術。但是如何實現三維集成電路的量產工藝，仍是眾多研究人員不斷探索的方向。
【發明內容】
[0008]本發明的目的在于克服現有技術存在的上述缺陷，提供一種三維CMOS集成電路的制備方法，通過將底部懸空的M0S器件轉移至目標襯底或目標區域，實現M0S器件的三維堆疊，從而實現三維CMOS集成電路的量產。
[0009]為實現上述目的，本發明的技術方案如下:
[0010]—種三維CMOS集成電路的制備方法，包括以下步驟:
[0011]步驟S01:提供一第一襯底，在所述第一襯底上制備形成第一M0S器件以及覆蓋在第一 M0S器件上的隔離介質層；
[0012]步驟S02:提供一第二襯底，在所述第二襯底上制備形成底部懸空的第二 M0S器件；
[0013]步驟S03:將第二襯底上的第二 M0S器件轉移至第一襯底的隔離介質層上，并進行互連對準；
[0014]步驟S04:在第一、第二 M0S器件之間制備形成通孔以及制備形成電路的互聯引出。
[0015]優選地，所述第一襯底為硅襯底，所述第二襯底為SOI襯底或非硅基襯底。
[0016]優選地，所述第二襯底包括鍺或II1-V族非硅基襯底。
[0017]優選地，所述第一 M0S器件為NM0S或PM0S器件，所述第二 M0S器件為PM0S或NM0S器件，所述隔離介質層包括low-k介質層。
[0018]優選地，步驟S02中，采用SOI襯底作為所述第二襯底制備形成底部懸空的第二M0S器件，包括以下步驟:
[0019]步驟S021:先在SOI襯底上采用硅基CMOS工藝制備形成第二 M0S器件；
[0020]步驟S022:然后在第二 M0S器件四周的S0I襯底硅膜上制備形成溝槽結構，停止在下層s1jl，并使得四周相鄰溝槽圖形的端點處保留一定尺寸的橋接；
[0021]步驟S023:最后利用溝槽結構橫向刻蝕第二 M0S器件底部的S1jl，形成底部懸空的第二 M0S器件。
[0022]優選地，步驟S02中，采用非硅基襯底作為所述第二襯底制備形成底部懸空的第二 M0S器件，包括以下步驟:
[0023]步驟S021:先在非硅基襯底上利用外延工藝生長單晶硅薄膜，接著采用硅基CMOS工藝在單晶硅薄膜上制備形成第二 M0S器件；
[0024]步驟S022:然后在第二 M0S器件四周的單晶硅薄膜上制備溝槽結構，停止在非硅基襯底，并使得四周相鄰溝槽圖形的端點處保留一定尺寸的橋接；
[0025]步驟S023:最后利用溝槽結構橫向刻蝕第二 M0S器件底部的非硅基襯底，形成底部懸空的第二 M0S器件。
[0026]優選地，步驟S03中，采用PDMS印章技術，將第二襯底上底部懸空的第二 M0S器件轉移至第一襯底的隔離介質層上的目標區域，并根據電路設計的晶體管連線要求與第一M0S器件進行互連對準。
[0027]優選地，采用光刻套準工藝的對準技術實現第二 M0S器件與第一 M0S器件的互連對準。
[0028]優選地，步驟S04中，采用CMOS硅通孔技術，在第一、第二 M0S器件的兩層之間制備形成通孔。
[0029]優選地，步驟S04中，采用CMOS銅互連技術或鋁互連技術，制備形成三維CMOS集成電路的互聯引出。
[0030]從上述技術方案可以看出，本發明通過將底部懸空的M0S器件轉移至目標器件上方，可實現不同M0S器件之間的三維堆疊，進一步通過制備互連通孔可實現三維CMOS集成電路，本發明所采用的M0S器件制備技術完全兼容了目前平面CMOS電路的量產工藝和技術，是一種可直接量產的三維電路制備方法，并可直接應用于其他功能器件與CMOS電路的三維集成，從而可實現其他功能性的三維集成電路和系統。此外，本發明所提出的制備三維CMOS集成電路的方法還可應用于多層M0S器件的集成，從而真正實現立體集成電路的量產，具有非常廣闊的應用前景。
【附圖說明】
[0031 ] 圖1是本發明的一種三維CMOS集成電路的制備方法流程圖；
[0032]圖2-圖5是本發明一優選實施例中根據圖1的方法制備三維CMOS反相器的結構示意圖；
[0033]圖6是圖5的三維CMOS反相器的電路示意圖。
【具體實施方式】
[0034]下面結合附圖，對本發明的【具體實施方式】作進一步的詳細說明。
[0035]需要說明的是，在下述的【具體實施方式】中，在詳述本發明的實施方式時，為了清楚地表示本發明的結構以便于說明，特對附圖中的結構不依照一般比例繪圖，并進行了局部放大、變形及簡化處理，因此，應避免以此作為對本發明的限定來加以理解。
[0036]在以下本發明的【具體實施方式】中，請參閱圖1，圖1是本發明的一種三維CMOS集成電路的制備方法流程圖；同時，請參閱圖2-圖5，圖2-圖5是本發明一優選實施例中根據圖1的方法制備三維CMOS反相器的結構示意圖，其以透視方式展現制備三維CMOS反相器時的分步結構，圖2-圖5中形成的分步器件結構，分別與圖1中的各步驟相對應以便于理解。如圖1所示，本發明的一種三維CMOS集成電路的制備方法，包括以下步驟:
[0037]如框01所示，步驟S01:提供一第一襯底，在所述第一襯底上制備形成第一 M0S器件以及覆蓋在第一 M0S器件上的隔離介質層。
[0038]請參閱圖2。首先，在第一襯底10上制備常規的NM0S器件30作為第一 M0S器件，并制備覆蓋在NM0S器件上方的隔離介質層20。這里制備常規NM0S器件的方法，可采用傳統的硅基CMOS工藝即可，可包括光刻、刻蝕、淀積、化學機械拋光等工藝步驟的集成；具體制備工藝可根據電路設計的特征器件尺寸確定。如柵長為60nm的NM0S器件可采用65nm工藝制備，柵長為40nm的NM0S器件可采用40nm工藝制備等等。第一襯底10可采用普通硅襯底，隔離介質層20可采用硅基CMOS工藝所用到的任意絕緣介質，如目前常用的low-k介質層等。
[0039]如框02所示，步驟S02:提供一第二襯底，在所述第二襯底上制備形成底部懸空的第二 M0S器件。
[0040]請參閱圖3。接下來，在第二襯底40上制備常規的PM0S器件60作為第二 M0S器件，但與制備第一襯底10上的NM0S器件30的區別在于，作為第二 M0S器件的PM0S器件60底部是懸空的，即與第二襯底40之間保持一定的間隙。這里為了實現底部懸空的第二 M0S器件的制備，第二襯底40可選擇S0I襯底，或者非硅基半導體襯底，如鍺(Ge)襯底、II1-V族半導體襯底等。
[0041]請繼續參閱圖3。作為一優選實施例，可選用S0I襯底40作為第二襯底來制備底部懸空的PM0S器件60。其具體的