具有偽管芯的扇出堆疊系統級封裝（sip）及其制造方法

具有偽管芯的扇出堆疊系統級封裝（sip）及其制造方法
【專利摘要】一種示例性封裝件包括第一扇出層、位于第一扇出層上方的扇出再分布層(RDL)以及位于扇出RDL上方的第二扇出層。第一扇出層包括一個或多個第一器件管芯以及沿著一個或多個第一器件管芯的側壁延伸的第一模塑料。第二扇出層包括接合至扇出RDL的一個或多個第二器件管芯、接合至扇出RDL的偽管芯以及沿著一個或多個第二器件管芯和偽管芯的側壁延伸的第二模塑料。扇出RDL將一個或多個第一器件管芯電連接至一個或多個第二器件管芯，并且偽管芯基本上沒有任何有源器件。本發明的實施例還涉及具有偽管芯的扇出堆疊系統級封裝(SIP)及其制造方法。
【專利說明】
具有偽管巧的扇出堆疊系統級封裝（s IP)及其制造方法
技術領域
[0001] 本發明的實施例設及集成電路器件，更具體地，設及具有偽管忍的扇出堆疊系統 級封裝（SI巧及其制造方法。
【背景技術】
[0002] 諸如疊層封裝件（PoP)的3D封裝件應用正變得越來越流行并且廣泛用于移動器 件，因為它們可W通過例如集成邏輯忍片（例如，應用處理器（AP))、高容量/帶寬存儲忍片 (例如，動態隨機存取存儲器值RAM))、寬輸入/輸出（WIO)忍片、低功耗雙倍速X (LPDDRy) 忍片等和/或其他異構忍片（例如，傳感器、微電子機械（MEM)、網絡設備等）增強電性能。 現有的PoP器件和封裝結構面臨滿足下一代應用的細溝道和高密度路由需求的挑戰。

【發明內容】

[0003] 本發明的實施例提供了一種封裝件，包括：第一扇出層，包括：一個或多個第一 器件管忍；和第一模塑料，沿著所述一個或多個第一器件管忍的側壁延伸；扇出再分布層 (RDL)，位于所述第一扇出層上方；W及第二扇出層，位于所述扇出RDL上方，其中，所述第 二扇出層包括：一個或多個第二器件管忍，接合至所述扇出RDL其中，所述扇出RDL將所述 一個或多個第一器件管忍電連接至所述一個或多個第二器件管忍；偽管忍，接合至所述扇 出RD^其中，所述偽管忍基本上沒有任何有源器件；和第二模塑料，沿著所述一個或多個 第二器件管忍和所述偽管忍的側壁延伸。
[0004] 本發明的另一實施例提供了一種封裝件，包括：第一器件層，包括：一個或多個第 一器件管忍；和第一模塑料，環繞所述一個或多個第一器件管忍；第二器件層，包括：一個 或多個第二器件管忍；偽管忍，其中，所述偽管忍的尺寸和材料根據所述第二器件層的期 望的有效熱膨脹系數（CTE);和第二模塑料，環繞所述一個或多個第二器件管忍和所述偽 管忍；W及扇出再分布層（畑L)，位于所述第一器件層和所述第二器件層之間，其中，所述 一個或多個第一器件管忍和所述一個或多個第二器件管忍電連接至所述扇出RDL。 陽0化]本發明的又一實施例提供了一種用于形成封裝件的方法，包括：形成第一扇出層， 其中，形成所述第一扇出層包括在一個或多個第一器件管忍周圍形成第一模塑料；在所述 第一扇出層上方形成扇出再分布層（RDL) ; W及在所述扇出RDL上方形成第二扇出層，其 中，形成所述第二扇出層包括：將一個或多個第二器件管忍接合至所述扇出RDL ;將偽管忍 接合至所述扇出RDL其中，根據所述第二扇出層的期望的有效熱膨脹系數（CT巧選擇所述 偽管忍的尺寸和材料；和將第二模塑料分配在所述一個或多個第二器件管忍和所述偽管忍 周圍。
【附圖說明】
[0006] 當結合附圖進行閱讀時，從W下詳細描述可最佳理解本發明的各方面。應該注意， 根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺 寸可W任意地增大或減小。
[0007] 圖IA和圖IB示出了根據一些實施例的第一器件封裝件的截面圖和俯視圖。
[0008] 圖2A至圖2C示出了根據一些實施例的第一器件封裝件的各個截面輪廓。
[0009] 圖3A至圖3G示出了根據一些實施例的制造第一器件封裝件的中間步驟的各個截 面圖。
[0010] 圖4示出了根據一些實施例的第二器件封裝件的截面圖。
[0011] 圖5示出了根據一些實施例的第=器件封裝件的截面圖。
[0012] 圖6示出了根據一些其他實施例的用于形成具有偽管忍的器件封裝件的工藝流 程圖。
【具體實施方式】
[0013] W下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。 下面描述了組件和布置的具體實例W簡化本發明。當然，運些僅僅是實例，而不旨在限制本 發明。例如，在W下描述中，在第二部件上方或者上形成第一部件可W包括第一部件和第二 部件直接接觸形成的實施例，并且也可W包括在第一部件和第二部件之間可W形成額外的 部件，從而使得第一部件和第二部件可W不直接接觸的實施例。此外，本發明可在各個實例 中重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且其本身不指示所討論 的各個實施例和/或配置之間的關系。
[0014] 而且，為便于描述，在此可W使用諸如"在…之下"、"在…下方"、"下部"、"在…之 上"、"上部"等的空間相對術語，W描述如圖所示的一個元件或部件與另一個（或另一些） 元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中 的不同方位。裝置可WW其他方式定向（旋轉90度或在其他方位上），而本文使用的空間 相對描述符可W同樣地作相應的解釋。
[0015] 例如，在一些方面中，各個示例實施例可W使薄封裝件輪廓能夠集成存儲器（例 如，DRAM、LPDDRy、WIO等）和邏輯忍片。可W在薄輪廓堆疊扇出封裝件中實現改進的存儲 容量和帶寬。實施例可W使用中間通孔作為用于代替襯底通孔（TSV)的電路由或除了襯底 通孔（TSV)之外的電路由的選擇，因此降低了娃資產損失和制造成本。實施例也可W提供 堆疊系統級封裝（SiP)中的較好的熱性能和較低的RLC寄生效應。
[0016] 在一些實施例中，在扇出SiP中集成各種器件忍片。各種忍片可W設置在堆疊扇 出層中，并且每個層之間的RDL提供忍片和/或外部連接件之間的電連接。例如，核屯、邏輯 忍片（例如，應用處理器（AP)、片上系統（SoC)等）使用封裝件的TIV(設置在每個扇出層 中）和RDU設置在每個層上方和/或下方）與其他扇出層中的忍片通信。也可W可選擇 地在忍片中采用TSV W用于進一步的電連接。器件封裝件的每個扇出層可W包括W下的一 個或多個：動態隨機存取存儲器值RAM)、低功耗雙倍速X(LPDDRy)、寬輸入/輸出（WIO)存 儲器、NAND閃存、SRAM捕捉等的存儲忍片。也可W包括諸如邏輯、模擬、傳感器、網絡、微電 子機械（MEM)等的其他類型的忍片。每個扇出層中的忍片的數量可W大于或等于一個。集 成扇出SiP可W用于各種應用，諸如移動計算、移動健康（例如，健康監測）、可穿戴電子產 品、物聯網（IoT)、大數據等。
[0017] 不同扇出層中的管忍的不同配置可W產生熱膨脹系數（CTE)失配。例如，參照圖 lA，每個扇出層101 (標記為IOlA和IOIB)包括一個或多個半導體管忍102/104,由于存在 于運種管忍102/104中的半導體材料（例如，娃），管忍102/104具有約3. 0的有效CTE。 層101還可W包括各種其他材料（例如，模塑料124和/或TIV 126)，它們可W具有更高 的有效CTE。層101中的管忍102和104的存在從周圍材料（例如，模塑料124和/或TIV 126)減小了作為每個層中的管忍的總尺寸的函數的每個層101的總有效CTE。例如，具有 較大管忍的層比具有較小管忍的層具有相應地更低的有效CTE。
[0018] 示例性封裝件中的各個管忍可W具有不同的尺寸。例如，在一些當前的應用中，邏 輯管忍（例如，管忍102)可W占據比多個存儲管忍（例如，管忍104)的組合表面面積顯著 更大的表面面積/覆蓋區。因此，在不存在其他管忍的情況下，具有邏輯管忍的扇出層的有 效CTE可W低于具有多個存儲管忍的扇出層的有效CTE。當器件封裝件處于室溫時（例如， 約25攝氏度）化及當器件封裝件暴露于高溫時（例如，約260攝氏度或更高）時，各個層 的CTE失配可W產生翅曲。例如，產生的封裝件可W具有圖2A中示出的不可接受的大"哭" 輪廓，其中，封裝件的中間部分IOOA高于封裝件的邊緣部分100B。
[0019] 在一些實施例中，偽管忍（例如，偽管忍106)可W插入在一個或多個扇出層101 中W減小CTE失配和改進產生的封裝件的翅曲輪廓。偽管忍可W包括用于將扇出層的有效 CTE調整至期望水平的任何合適的材料。偽管忍可W包括用于降低層的有效CTE的材料，諸 如娃或玻璃。在其他實施例中，偽管忍可W包括用于升高層的有效CTE的材料，諸如銅或聚 合物。通過包括偽管忍，可W減小具有哭輪廓（圖2A中的尺寸Tl)的封裝件的最高點和最 低點之間的差別。可選地，包括偽管忍可W產生具有如圖2B所示的基本上水平橫向表面 的封裝件。在又其他實施例中，包括偽管忍可W產生具有圖2C中示出的"笑"輪廓的封裝 件，其中，中間部分IOOA低于邊緣部分100B。
[0020] 圖IA和圖IB示出在器件封裝件100中包括偽管忍106 W減輕由于層之間的CTE 失配引起的翅曲。圖IA示出兩個扇出層IOlA和IOlB的截面圖，扇出層IOlA和IOlB可W 是具有任何數量的扇出層的較大器件封裝件100的部分。圖IB示出層IOlB的相應的俯視 圖。雖然圖IA示出特定封裝件配置，但是在其他實施例中，一個或多個偽管忍106可W集 成到具有任何封裝件配置的器件層中。
[0021] 扇出層IOlA包括邏輯管忍102、環繞管忍102的模塑料124 W及延伸穿過模塑料 124的TIV 126。邏輯管忍102可W是AP、SoC等，并且邏輯管忍102可W提供封裝件100 中的核屯、控制功能。在一些實施例中，核屯、邏輯管忍102可W是器件封裝件中的消耗大多 數功率的管忍（例如，生成最多熱量的管忍）。管忍102可W包括半導體襯底、有源器件和 互連結構（未示出）。襯底可W是塊狀娃襯底，但是也可W使用包括III族、IV族和V族 元素的其他半導體材料。可選地，襯底可W是絕緣體上娃襯底、絕緣體上錯襯底等。可W在 襯底的頂面處形成諸如晶體管的有源器件。可W在襯底的有源器件和前側上方形成互連結 構。術語"面向"或"前"面或側是本文中用來意指器件的主要表面的術語，在前側上形成 有源器件和互連層。同樣地，管忍的"后"面是與面向或前相對的主要表面。
[0022] 互連結構可W包括使用任何合適的方法形成的包含導電部件（例如，導線和通 孔，導線和通孔包括銅、侶、鶴、它們的組合等）的層間電介質（ILD)和/或金屬間介電 (IMD)層。ILD和IMD可W包括設置在運種導電部件之間的具有例如低于約4. 0或甚至2. 8 的k值的低k介電材料。例如，在一些實施例中，ILD和IMD可W由氧化娃、SiCOH、聚合物 等制成。互連結構電連接各種有源器件W在管忍102內形成功能電路，諸如邏輯控制電路。
[0023] 可W在互連結構上方形成輸入/輸出（I/O)和純化部件。例如，接觸焊盤可W形成 在互連結構上方并且可W通過互連結構中的各個導電部件電連接至有源器件。接觸焊盤 可W包括諸如侶、銅等的導電材料。此外，純化層可W形成在互連結構和接觸焊盤上方。在 一些實施例中，純化層可W由諸如氧化娃、未滲雜的娃酸鹽玻璃、氮氧化娃等的材料形成。 也可W使用其他合適的純化材料。純化層的部分可W覆蓋接觸焊盤的邊緣部分。可W在接 觸焊盤上方設置柱凸塊110,并且可W在鄰近的柱凸塊110之間設置介電材料112(例如，純 化層）。在一些實施例中，介電材料112可W包括聚合物。
[0024] 柱凸塊110可朗尋管忍102電連接至前側畑L 108A，前側畑L 108A可W橫向延伸 超出管忍102的邊緣。在圖IA示出的封裝件100的方位中，畑L 108A設置在扇出層IOlA的 底面上。外部連接件120 (例如，球柵陣列度GA)球等）可W形成在畑L 108A上，畑L 108A 可W將管忍102電連接至運種連接件。連接件120還可W將封裝件100接合至其他封裝組 件，諸如其他器件管忍、中介板、封裝襯底、印刷電路板、母板等。在其他實施例中，RDL 108A 可W將管忍102電連接至形成在RDL 108A下面的其他扇出層。在運種實施例中，外部連接 件120可W設置在封裝件100的不同部分上。 陽0巧]可W在扇出層IOlA的頂面上設置后側畑L IOSBdTIV 126(例如，延伸穿過模塑料 124)可W提供畑L 108A和108B之間的信號路徑，并且管忍102可W通過柱凸塊110電連 接至畑L 108A、108B W及TIV 126。在一些實施例中，管忍102還可W包括TSV (未示出） W提供畑L 108A和108B之間的信號路徑。管忍102可W通過粘合層（例如，管忍附接膜 值AF)層118)附接至畑L 108B。
[0026] 在畑L 108B上方設置第二扇出層101B。層IOlB包括管忍104,管忍104可W小 于管忍102。管忍104可W通過連接件150 (例如，柱凸塊）電連接至畑L 108B( W及因此 管忍102、TIV 126和畑L 108A)。在一些實施例中，管忍104可W包括與管忍102類似的部 件（例如，半導體襯底、有源器件、互連層、接觸焊盤等），并且管忍104中的功能電路可W提 供與管忍102相同或不同的功能。例如，管忍104可W是任何類型的集成電路，諸如存儲管 忍（例如，DRAM、LP孤Rx、WI0、NAND閃存等）、模擬電路、數字電路、混合信號、傳感器管忍、 微電子機械（MEM)管忍、網絡管忍等。額外的RDL 108C可W設置在扇出層IOlB上方，并且 管忍104可W通過粘合層118附接至畑L 108C。在一些實施例中，管忍104中的TSV (未示 出）可W提供畑L 108B和108C之間的信號路徑。在一些實施例中，也可W在扇出層IOlB 中形成TIV W提供畑L 108B和108C之間的信號路徑。可W在畑L 108C和/或層IOlB中 形成額外的扇出層和/或互連部件W電連接各個管忍和RDL。
[0027] 如由圖IB的俯視圖示出的，管忍102( W虛線示出）占據比組合的管忍104更大 的覆蓋區。例如，在示出的實施例中，管忍102具有縱向尺寸11、橫向尺寸Wl和Ll乘W Wl 的表面面積。在一些實施例中，L1/W1的比率為約0. 8至約1. 2。每個管忍104具有縱向尺 寸L2、橫向尺寸W2和L2乘W W2的表面面積。在一些實施例中，L2/W2的比率接近約1. 0， 例如，約0.8至約1.2。在實施例中，管忍102的表面面積（例如，Ll乘W Wl)大于管忍104 的組合表面面積（例如，L2乘W W2的兩倍）。在各個實施例中，各個寬度（例如，Wl和/ 或肥）可W為約3mm至約11mm。在運樣的實施例中，各個長度（例如，Ll和/或可W 為約IOmm至約13mm。在其他實施例中，也可W使用管忍102和/或104的其他尺寸和/或 比率。
[0028] 在不存在偽管忍106的情況下，層IOlA包括更多的半導體材料（例如，娃）并且 比層IOlB具有更低的有效CTE。因此，在層IOlB中包括至少一個偽管忍106 W將層IOlB 的有效CTE減小至期望水平（例如，接近層IOlA的有效CTC)。偽管忍106可W不包括任 何功能電路或有源器件。包括偽管忍106 W降低層IOlA和IOlB之間的CTE失配，并且偽 管忍106可W不實施任何電功能且與封裝件100中的其他部件（例如，RDL 108和/或管 忍102/104)電隔離。例如，偽管忍106可W是基本上純的娃塊W增加層IOlB中的半導體 材料的量，從而減小層IOlA和IOlB之間的CTE失配。在其他實施例中，偽管忍106可W包 括用于減小層IOlB中的有效CTE的其他合適的材料（例如，玻璃）。
[0029] 在一些實施例中，偽管忍106具有縱向尺寸L3和橫向尺寸W3。在一些實施例 中，L3/W3的比率接近約2. 0。層IOlB中的管忍之間的距離（例如，Pl)可W為約0. 1mm。 扇出層IOlB可W具有縱向尺寸L4和橫向尺寸W4。也可W使用具有用于偽管忍106的 不同尺寸和間距的其他配置。可W基于扇出層（例如，層101B)的期望的有效CTE選 擇偽管忍106的材料和尺寸，在該扇出層中設置偽管忍106。例如，參照圖IB的扇出層 配置，可W根據W下方程式計算沿著橫跨管忍104/106的X軸的層IOlB的有效CTE :
其中，a Si是娃的CTE，a偽是偽管忍106的材料（例 如，娃或玻璃）的CTE，并且a MC是模塑料124的CTE。可W根據W下方程式計算沿著橫跨 偽管忍106的y軸的層IOlB的有效CTE :
可W使用用于確定偽管忍 106的尺寸和材料W獲得期望的有效CTE的其他模型。
[0030] 已經觀察到，當層IOlB中的管忍（例如，管忍104/106)與層IOlA中的管忍（例 如，管忍102)的總表面面積的比率介于約0. 8至約1. 2時，可W獲得具有相對較低的翅曲 的封裝件。例如，當包括W上描述的偽管忍時，在高溫下的產生的封裝件的頂面中的高度差 (例如，由圖2A中的Tl表示）可W從當前應用中的約140 Jim減小至小于約60 Ji m。也已 經觀察到，當層IOlB的有效CTE和層IOlA的有效CTE的比率為約0. 9至約1. 1時，可W獲 得相對較低的翅曲。
[0031] 此外，可W基于除了周圍的扇出層（例如，層101A)之外的周圍的器件層（例如， RDL 108)的有效CTE選擇期望的有效CTE。已經觀察到，周圍的器件層可W在不同的溫度 下影響層IOlB的翅曲。例如，由于扇出層IOlB和RDL 108B之間的CTE失配引起的翅曲可 能在室溫下更普遍，而由于扇出層IOlA和IOlB之間的CTE失配引起的翅曲可能在高溫下 更普遍。因此，當選擇偽管忍106的期望的有效CTE時，可W考慮包括畑L 108和層IOlA 的所有周圍的層的有效CTE。
[0032] 封裝件100也可W包括額外的部件，諸如散熱部件（未示出）。例如，熱界面材料 和散熱蓋可W設置在最頂扇出層（例如，層101B/RDL 108C)上方。例如，TIM可W包括具 有良好導熱率的聚合物，導熱率可W在約3瓦每米開（W/m ? K)至約抓/m ? K之間或更高。 散熱蓋還可W具有例如介于約200W/m ? K至約400W/m ? K之間或更高的高導熱率，并且可 W使用金屬、金屬合金、石墨、碳納米管（CNT)等形成。
[0033] 圖3A至圖3G示出了根據一些實施例的制造圖IA的扇出層的各個中間步驟。在圖 3A中，提供后側畑L 108C。可W在載體（未示出）上形成畑L 108C。畑L 108C可W包括 一層或多層介電材料，介電材料具有形成在其中的諸如導線和通孔的導電部件（未示出）。 RDL 108C中的介電材料可W使用任何合適的方法（例如，旋涂技術、瓣射等）由任何合適的 材料（例如，聚酷亞胺（PI)、聚苯并惡挫（PBO)、BCB、環氧化物、有機娃、丙締酸醋、非填充酪 醒樹脂、硅氧烷、氣滲雜的聚合物、聚降冰片締、氧化物、氮化物等）形成。在一些實施例中， RDL 108C的形成可W包括圖案化介電材料（例如，使用光刻和/或蝕刻工藝）化及在圖案 化的介電層中和/或上形成導電部件。例如，使用掩模層限定導電部件的形狀W及使用化 學鍛/電化學鍛工藝，可W通過沉積晶種層來形成導電部件。
[0034] 半導體管忍104和偽管忍106可W使用粘合層118接合至BS畑L。如上所述，管 忍104可W包括有源器件/功能電路，而偽管忍106可W不包括任何有源器件或功能電路。 可W基于管忍104的尺寸和形成的扇出層（例如，層101B)的期望的有效CTE來確定偽管 忍106的尺寸。
[0035] 接下來，在圖3B中，可W實施晶圓級模制/回研磨。例如，模塑料124可W分配在 接合的管忍104/106之間。模塑料124可W包括任何合適的材料，諸如環氧樹脂、模制底部 填充物等。用于形成模塑料124的合適的方法可W包括壓縮模制、傳遞模制、液體包封模制 等。例如，模塑料124可WW液體的形式分配在管忍104/106之間。隨后，實施固化工藝W 使模塑料124凝固。模塑料124的填充可W溢出管忍104/106,從而使得模塑料124覆蓋管 忍104/106的頂面。可W采用機械研磨、化學機械拋光（CM巧或其他回蝕刻技術W去除模 塑料124的過量部分并且暴露管忍104的連接件（例如，柱凸塊150)。在平坦化之后，模塑 料124、管忍104和偽管忍106的頂面可W基本上齊平。因此，在封裝件100中完成扇出層 101B。
[0036] 圖3C示出在層IOlB上方形成畑L 108B。畑L 108B可W電連接至管忍104的柱 凸塊150。在圖3D中，可W在畑L 108B上方形成TIV 126。TIV 126可W包括導電材料 (例如，銅）并且可W通過任何合適的工藝形成。例如，具有開口的圖案化的掩模層（未示 出）可W用于限定運種TIV的形狀。開口可W暴露形成在RDL 108B上方的晶種層（未示 出）。掩模層中的開口可W填充有導電材料（例如，在化學鍛工藝或電化學鍛工藝中）。鍛 工藝可W單向地填充圖案化的光刻膠中的開口（例如，從晶種層向上）。單向填充可W允許 運種開口的更均勻的填充，特別是對于高高寬比TIV。可選地，可W在圖案化的掩模層中的 開口的側壁和底面上形成晶種層，并且可W多向地填充運種開口。隨后，可W W灰化和/或 濕剝離工藝去除圖案化的掩模層。也可W使用蝕刻工藝去除晶種層的過量部分，從而留下 位于畑L 108B上方并且電連接至畑L 108B的TIV 126。也可W通過銅線接合工藝使用銅 線柱形成TIV 126(例如，其中不需要掩模、光刻膠和鍛）。在圖3E中，另一半導體管忍（例 如，核屯、邏輯管忍102)可W接合至（例如，使用粘合層118) RDL 108B的與管忍104/106相 對的表面。
[0037] 隨后，如圖3F所示，可W實施另一晶圓級模制/回研磨。例如，模塑料124可W分 配在管忍102和各個TIV 126之間，并且可W實施平坦化W暴露管忍102上的連接件（例 如，柱凸塊110)。因此，在器件封裝件中形成第二扇出層101A。在一些實施例中，層IOlA 的管忍（例如，管忍102)的表面面積與層IOlB中的管忍（例如，管忍104/106)的表面面 積的比率為約0. 8至約1. 2。
[0038] 接下來，在圖3G中，使用與W上描述的類似的工藝，在層IOlA上方形成一個或多 個畑L(畑L 108A)。畑L 108A可W電連接至管忍102和TIV 126。TIV 126可W進一步電 連接RDL 108A和108B。隨后可W形成額外的部件（例如，外部連接件、額外的層、額外的 尺〇^功能管忍、偽管忍、封裝件、散熱部件等）。
[0039] 圖4示出了根據一些可選實施例的器件封裝件200的截面圖。封裝件200可W與 封裝件100基本上類似，其中，相同的參考字符標示相同的元件。然而，在封裝件200中，管 忍102可W占據比管忍104小的覆蓋區。因此，在不存在偽管忍106的情況下，層IOlA的 有效CTE可W高于層IOlB的有效CTE。因此，可W在層IOlA中包括包含相對較低CTE材料 (例如，娃或玻璃）的偽管忍106 W降低它的有效CTE，從而減小CTE失配和翅曲。此外，基 于處理局限性、布局設計、制造效率等，可W在各個位置處的扇出層中包括多個偽管忍106。
[0040] 圖5示出了根據一些可選實施例的器件封裝件300的截面圖。封裝件300可W與 封裝件200基本上類似，其中，相同的參考字符標示相同的元件。類似于封裝件200，在封裝 件300中，管忍102可W占據比管忍104小的覆蓋區。因此，在不存在偽管忍106的情況下， 層IOlA的有效CTE可W高于層IOlB的有效CTE。然而，在封裝件300中，偽管忍106可W 包括在層IOlB中W升高層IOlB的有效CTE，從而減小CTE失配和翅曲。例如，偽管忍106 可W包括相對較高CTE的材料（例如，具有約18的CTE的銅）。當高CTE偽管忍106包括 在層IOlB中時，增大了層IOlB的有效CTE。因此，在各個實施例中，基于周圍的層（例如， RDL其他層等），偽管忍106可W用于將有效CTE增大或減小至期望水平。
[0041] 圖6示出了根據一些實施例的用于形成器件封裝件的工藝流程圖400。在步驟402 中，形成第一扇出層（例如，層101A)。第一扇出層可W包括器件管忍（例如，邏輯管忍102) 和在器件管忍周圍延伸的模塑料（例如，模塑料124)。在步驟404中，在第一扇出層上方 形成一個或多個扇出RDU例如，RDL 108B)。扇出RDL可W使用器件管忍中的連接件（例 如，柱凸塊110)電連接至器件管忍。在步驟406中，在一個或多個RDL上方形成第二扇出 層（例如，扇出層101B)。第二扇出層可W包括一個或多個器件管忍（例如，管忍104)。此 夕F，第一扇出層或第二扇出層的至少一個包括一個或多個偽管忍（例如，偽管忍106)，并且 可W根據扇出層的期望的CTE選擇偽管忍的尺寸。在一些實施例中，扇出層的期望的CTE 可W根據相鄰的器件封裝件層（例如，其他扇出層和/或RDL)。
[0042] 本文中描述的各個實施例包括接合至各個封裝件配置中的其他管忍（例如，存儲 器、邏輯、傳感器、網絡等電路）的核屯、邏輯管忍。每個管忍可W設置在各個扇出層中。偽 管忍可W包括在各個扇出層中，并且可W選擇偽管忍的尺寸和/或材料W減小各個扇出層 之間的CTE失配。RDL可W設置在運種扇出層的前側和/或后側上，并且延伸在層之間的 TIV可W提供不同RDL之間的電連接。因此，封裝件中的管忍可W電連接至其他管忍和/ 或外部連接件。
[0043] 根據實施例，一種封裝件包括第一扇出層、位于第一扇出層上方的扇出再分布層 (RDL) W及位于扇出RDL上方的第二扇出層。第一扇出層包括一個或多個第一器件管忍W 及沿著一個或多個第一器件管忍的側壁延伸的第一模塑料。第二扇出層包括接合至扇出 RDL的一個或多個第二器件管忍、接合至扇出RDL的偽管忍W及沿著一個或多個第二器件 管忍和偽管忍的側壁延伸的第二模塑料。扇出RDL將一個或多個第一器件管忍電連接至一 個或多個第二器件管忍，并且偽管忍基本上沒有任何有源器件。
[0044] 在上述封裝件中，其中，所述偽管忍的尺寸、所述偽管忍的材料或它們的組合根據 所述第二扇出層的期望的有效熱膨脹系數（CTE)。
[0045] 在上述封裝件中，其中，所述偽管忍的尺寸、所述偽管忍的材料或它們的組合根據 所述第二扇出層的期望的有效熱膨脹系數（CTE)，所述期望的有效CTE根據所述第一扇出 層的有效CTE、所述扇出RDL的有效CTE或它們的組合。
[0046] 在上述封裝件中，其中，所述一個或多個第一器件管忍具有第一總表面面積，其 中，所述一個或多個第二器件管忍和所述偽管忍具有第二總表面面積，并且其中，所述第一 總表面面積和所述第二總表面面積的比率為約08至約1. 2。
[0047] 在上述封裝件中，其中，所述一個或多個第一器件管忍具有第一總表面面積，其 中，所述一個或多個第二器件管忍具有第=總表面面積，其中，所述第一總表面面積大于所 述第=總表面面積，并且其中，所述偽管忍包括娃或玻璃。
[0048] 在上述封裝件中，其中，所述一個或多個第一器件管忍具有第一總表面面積，其 中，所述一個或多個第二器件管忍具有第二總表面面積，其中，所述第一總表面面積小于所 述第二總表面面積，并且其中，所述偽管忍包括銅。
[0049] 在上述封裝件中，其中，所述第一扇出層具有第一有效熱膨脹系數（CTE)，其中，所 述第二扇出層具有第二有效CTE，并且其中，所述第一有效CTE和所述第二有效CTE的比率 為約0.9至約1. 1。
[0050] 在上述封裝件中，其中，所述偽管忍設置在所述一個或多個第二器件管忍中的兩 個之間。
[0051] 在上述封裝件中，其中，所述一個或多個第二器件管忍中的至少一個設置在所述 偽管忍和第二偽管忍之間。
[0052] 根據另一實施例，一種封裝件包括第一器件層、第二器件層W及位于第一器件層 和第二器件層之間的扇出再分布層（RDL)。第一器件層包括一個或多個第一器件管忍W及 環繞一個或多個第一器件管忍的第一模塑料。第二器件層包括一個或多個第二器件管忍、 偽管忍W及環繞一個或多個第二器件管忍和偽管忍的第二模塑料。偽管忍的尺寸和材料根 據第二器件層的期望的有效熱膨脹系數（CTE)。一個或多個第一器件管忍和一個或多個第 二器件管忍電連接至扇出畑L。
[0053] 在上述封裝件中，其中，所述一個或多個第一器件管忍具有第一總表面面積，其 中，所述一個或多個第二器件管忍和所述偽管忍具有第二總表面面積，并且其中，所述第一 總表面面積和所述第二總表面面積的比率為約0. 8至約1. 2。
[0054] 在上述封裝件中，其中，所述偽管忍與所述一個或多個第一器件管忍、所述一個或 多個第二器件管忍和所述扇出RDL電隔離。
[0055] 在上述封裝件中，其中，所述一個或多個第一器件管忍的第一總表面面積大于所 述一個或多個第二器件管忍的第二總表面面積，并且其中，所述偽管忍具有比所述第二模 塑料小的有效熱膨脹系數。
[0056] 在上述封裝件中，其中，所述一個或多個第一器件管忍的第一總表面面積小于所 述一個或多個第二器件管忍的第二總表面面積，并且其中，所述偽管忍具有比所述第二模 塑料大的熱膨脹系數。
[0057] 根據又另一實施例，一種用于形成封裝件的方法包括：形成第一扇出層，在第一扇 出層上方形成扇出再分布層（RDL)，W及在扇出RDL上方形成第二扇出層。形成第一扇出層 包括在一個或多個第一器件管忍周圍形成第一模塑料。形成第二扇出層包括將一個或多個 第二器件管忍接合至扇出畑以將偽管忍接合至扇出畑以^及將第二模塑料分配在一個或 多個第二器件管忍和偽管忍周圍。根據第二扇出層的期望的有效熱膨脹系數（CT巧選擇 偽管忍的尺寸和材料。
[0058] 在上述方法中，其中，所述一個或多個第一器件管忍具有第一總表面面積，其中， 所述一個或多個第二器件管忍和所述偽管忍具有第二總表面面積，并且其中，形成所述第 二扇出層包括選擇所述偽管忍的表面面積，使得所述第一總表面面積和所述第二總表面面 積的比率為約0. 8至約1. 2。
[0059] 在上述方法中，其中，將所述偽管忍接合至所述扇出RDL包括將基本上沒有任何 有源器件的管忍接合至所述扇出畑L。
[0060] 在上述方法中，其中，所述一個或多個第一器件管忍的第一總表面面積大于所述 一個或多個第二器件管忍的第二總表面面積，并且其中，形成所述第二扇出層包括選擇所 述偽管忍的材料W具有小于所述第二模塑料的有效熱膨脹系數。
[0061] 在上述方法中，所述一個或多個第一器件管忍的第一總表面面積大于所述一個或 多個第二器件管忍的第二總表面面積，并且其中，形成所述第二扇出層包括選擇所述偽管 忍的材料W具有小于所述第二模塑料的有效熱膨脹系數。
[0062] 在上述方法中，其中，將所述偽管忍接合至所述扇出RDL包括在所述偽管忍和所 述扇出RDL之間使用粘合層。
[0063] 上面概述了若干實施例的特征，使得本領域技術人員可W更好地理解本發明的方 面。本領域技術人員應該理解，他們可W容易地使用本發明作為基礎來設計或修改用于實 施與本文所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人 員也應該意識到，運種等同構造并不背離本發明的精神和范圍，并且在不背離本發明的精 神和范圍的情況下，本文中他們可W做出多種變化、替換W及改變。
【主權項】
1. 一種封裝件，包括： 第一扇出層，包括： 一個或多個第一器件管芯；和 第一模塑料，沿著所述一個或多個第一器件管芯的側壁延伸； 扇出再分布層（RDL)，位于所述第一扇出層上方；以及 第二扇出層，位于所述扇出RDL上方，其中，所述第二扇出層包括： 一個或多個第二器件管芯，接合至所述扇出RDL，其中，所述扇出RDL將所述一個或多 個第一器件管芯電連接至所述一個或多個第二器件管芯； 偽管芯，接合至所述扇出RDL，其中，所述偽管芯基本上沒有任何有源器件；和 第二模塑料，沿著所述一個或多個第二器件管芯和所述偽管芯的側壁延伸。2. 根據權利要求1所述的封裝件，其中，所述偽管芯的尺寸、所述偽管芯的材料或它們 的組合根據所述第二扇出層的期望的有效熱膨脹系數（CTE)。3. 根據權利要求2所述的封裝件，其中，所述期望的有效CTE根據所述第一扇出層的有 效CTE、所述扇出RDL的有效CTE或它們的組合。4. 根據權利要求1所述的封裝件，其中，所述一個或多個第一器件管芯具有第一總表 面面積，其中，所述一個或多個第二器件管芯和所述偽管芯具有第二總表面面積，并且其 中，所述第一總表面面積和所述第二總表面面積的比率為約08至約1. 2。5. 根據權利要求1所述的封裝件，其中，所述一個或多個第一器件管芯具有第一總表 面面積，其中，所述一個或多個第二器件管芯具有第三總表面面積，其中，所述第一總表面 面積大于所述第三總表面面積，并且其中，所述偽管芯包括硅或玻璃。6. 根據權利要求1所述的封裝件，其中，所述一個或多個第一器件管芯具有第一總表 面面積，其中，所述一個或多個第二器件管芯具有第二總表面面積，其中，所述第一總表面 面積小于所述第二總表面面積，并且其中，所述偽管芯包括銅。7. 根據權利要求1所述的封裝件，其中，所述第一扇出層具有第一有效熱膨脹系數 (CTE)，其中，所述第二扇出層具有第二有效CTE，并且其中，所述第一有效CTE和所述第二 有效CTE的比率為約0. 9至約1. 1。8. 根據權利要求1所述的封裝件，其中，所述偽管芯設置在所述一個或多個第二器件 管芯中的兩個之間。9. 一種封裝件，包括： 第一器件層，包括： 一個或多個第一器件管芯；和 第一模塑料，環繞所述一個或多個第一器件管芯； 第二器件層，包括： 一個或多個第二器件管芯； 偽管芯，其中，所述偽管芯的尺寸和材料根據所述第二器件層的期望的有效熱膨脹系 數（CTE);和 第二模塑料，環繞所述一個或多個第二器件管芯和所述偽管芯；以及 扇出再分布層（RDL)，位于所述第一器件層和所述第二器件層之間，其中，所述一個或 多個第一器件管芯和所述一個或多個第二器件管芯電連接至所述扇出RDL。10. -種用于形成封裝件的方法，包括： 形成第一扇出層，其中，形成所述第一扇出層包括在一個或多個第一器件管芯周圍形 成第一模塑料； 在所述第一扇出層上方形成扇出再分布層（RDL);以及 在所述扇出RDL上方形成第二扇出層，其中，形成所述第二扇出層包括： 將一個或多個第二器件管芯接合至所述扇出RDL ; 將偽管芯接合至所述扇出RDL，其中，根據所述第二扇出層的期望的有效熱膨脹系數 (CTE)選擇所述偽管芯的尺寸和材料；和 將第二模塑料分配在所述一個或多個第二器件管芯和所述偽管芯周圍。
【文檔編號】H01L21/50GK106098637SQ201510830657
【公開日】2016年11月9日
【申請日】2015年11月25日
【發明人】林宗澍, 陳憲偉, 謝政杰, 黃昶嘉
【申請人】臺灣積體電路制造股份有限公司