專利名稱：基于cpci總線的irig-b信號解碼校時卡裝置的制作方法
技術領域：
本實用新型涉及嵌入式計算機平臺領域，特別涉及嵌入式計算機分布式系統校時技術領域，具體是指一種基于CPCI總線的IRIG-B信號解碼校時卡裝置。
背景技術：
電力系統通常采用事件順序(SOE， Sequence OfEvent)來確定電力故障的先后，進行電力系統故障推理分析的依據，SOE時間的正確性直接會影響到故障分析的結果。[0003] 產生這些SOE的正是諸如測控裝置、微機保護裝置、故障錄波裝置、PMU裝置、小電流選線裝置、消弧線圈自動裝置、AVQC裝置、狀態監測裝置、直流絕緣監測裝置等信息采集控制的微機裝置，這些微機裝置根據自身的不同原理和特點分別成為監控系統、繼電保護故障信息分析系統、狀態在線監測分析系統、WAMAP系統等電力生產調度、電力運行維護分析、電力故障分析、電力故障預測分析的基本單元。 只有保證微機裝置的系統時鐘的正確，才能保證事件記錄的時間的正確可用，所以各微機裝置的時鐘同步問題就顯得十分重要。 目前在現有技術中，常規的微機裝置產品基本上采用脈沖方式(PPM、PPS)，該方式
簡單實用，但需要外部補充年、月、日、時、分、秒的時間信息，如果與主站配合不好，會帶來
很大的誤差，給電力系統故障分析帶來很大的困難，無法體現GPS的優越性。 IRIG(Inter-Range Instrumentation Group)是美國耙場司令部委員會的下屬機
構，稱為"耙場時間組"。IRIG時間標準有兩大類 (1) —類是并行時間碼格式，這類碼由于是并行格式，傳輸距離較近，且是二進制，因此遠不如串行格式廣泛； (2)另一類是串行時間碼，共有六種格式，即A、 B、 D、 E、 G、 H。 它們的主要差別是時間碼的幀速率不同。B碼的主要特點是時幀速率為1幀/s ;攜帶信息量大，經譯碼后可獲得1、10、100、1000c/s的脈沖信號和BCD編碼的時間信息及控制功能信息；高分辨率；調制后的B碼帶寬，適用于遠距離傳輸；分直流、交流兩種；具有接口標準化，國際通用。IRIG-B(DC)時間碼格式是常規的公知技術，請參閱圖l所示，其幀速率為1幀/s，可將1幀(ls)分為IO個字，每字為IO位，每位的周期均為10ms。每位都以高電平開始，其持續時間分為3種類型2ms(如二進制"O"碼和索引標志)、5ms(如二進制"l"碼)和8ms(如參考碼元，即每秒開始的第一字的第一位；位置標志P0 P9，即每個字的第十位)。第一個字傳送的是秒(s)信息，第二個字是分(min)信息，第三個字是時(h)信息，第四、五個字是日(d)(從l月1日開始計算的年積日)。另外，在第八個字和第十個字中分別有3位表示上站和分站的特標句柄元。 由此可見要對IRIG-B信號進行解碼并識別必須進行脈寬檢測，在目前的技術方案中還沒有一種完整的實現方案，另外要將IRIG-B解碼數據送給主CPU，還要通過CPCI總線進行傳送。 CPCI (壓縮PCI， CompactPCI)是計算機PCI總線在嵌入式領域的擴展，硬件結構改金手指板卡連接為IEC 2mm高密度針孔連接，總線規范規定了背板上各插槽之間，系統槽與背板，1/0模板與背板之間嚴格的互連關系，定義了背板、模板和前后面板的結構和尺寸。定義Pl支持32位PCI操作，Pl和P2支持64位PCI操作，P3、P4和P5留給用戶使用或作為總線擴展用。規范還為33MHz和66MHz工作頻率的Clock信號分布，定義了嚴格的設計規則。規范還定義了系統管理總線，并為背板上每個插槽定義了唯一對應的物理地址。CPCI系統由金屬外殼和前、后面板組成的整體導電以及電路設計，使得CPCI具有電磁輻射屏蔽和靜電釋放能力，表現出良好的電磁兼容性。因此CPCI (Compact PCI)總線嵌入式計算機在工業生產領域表現出極高的安全可靠性。
實用新型內容本實用新型的目的是克服了上述現有技術中的缺點，提供一種能夠將各微機裝置的本地時鐘保持同步、有效控制時鐘誤差、結構簡單實用、工作性能穩定可靠、適用范圍較為廣泛的基于CPCI總線的IRIG-B信號解碼校時卡裝置。 為了實現上述的目的，本實用新型的基于CPCI總線的IRIG-B信號解碼校時卡裝置如下 該基于CPCI總線的IRIG-B信號解碼校時卡裝置，其主要特點是，所述的裝置包括CPCI接口模塊、中央解碼控制模塊、B碼信號磁隔離輸入模塊、顯示輸出模塊和電源模塊，所述的電源模塊與其它各個模塊均相連接，所述的B碼信號磁隔離輸入模塊通過所述的中央解碼控制模塊與所述的顯示輸出模塊相連接，所述的中央解碼控制模塊通過所述的CPCI接口模塊接入主機系統的CPCI總線。 該基于CPCI總線的IRIG-B信號解碼校時卡裝置中的中央解碼控制模塊包括中央控制單元和B碼信號解碼單元，所述的B碼信號解碼單元與所述的中央控制單元相連接。[0016] 該基于CPCI總線的IRIG-B信號解碼校時卡裝置中的B碼信號磁隔離輸入模塊包括TTL信號磁隔離輸入單元、RS485信號接收磁隔離輸入單元和模數轉換磁隔離輸入單元，所述的TTL信號磁隔離輸入單元、RS485信號接收磁隔離輸入單元和模數轉換磁隔離輸入單元均與所述的中央解碼控制模塊相連接。 該基于CPCI總線的IRIG-B信號解碼校時卡裝置中的顯示輸出模塊包括LED顯示單元和控制信號磁隔離輸出單元，所述的LED顯示單元與所述的中央解碼控制模塊相連接，且該中央解碼控制模塊通過所述的控制信號磁隔離輸出單元與報警繼電器相連接。[0018] 采用了該實用新型的基于CPCI總線的IRIG-B信號解碼校時卡裝置，由于其中通過對IRIG-B碼信號進行脈寬檢測解碼，并將解碼后的校時信息輸出同時通過CPCI總線傳送至CPCI總線上的其它遠端設備，以供這些設備進行時鐘同步校正操作，從而有效保證了系統中各微機裝置的本地時鐘保持同步，并能夠將各個微機裝置本地時鐘彼此誤差控制在0. Olms以內，不僅結構簡單實用，而且工作過程快捷高效，工作性能穩定可靠，適用范圍較為廣泛，尤其適用于變電站自動化通信系統領域。
圖1為現有技術中的IRIG-B(DC)時間碼格式示意圖。 圖2為本實用新型的基于CPCI總線的IRIG-B信號解碼校時卡裝置的硬件結構示意圖。 圖3為本實用新型的基于CPCI總線的IRIG-B信號解碼校時方法的脈寬檢測解碼 處理的流程圖。
具體實施方式為了能夠更清楚地理解本實用新型的技術內容，特舉以下實施例詳細說明。請參 閱圖1所示 ------------------爭表示電源的供給關系>表示信號數據流向 該基于CPCI總線的IRIG-B信號解碼校時卡裝置，其中包括CPCI接口模塊、中央 解碼控制模塊、B碼信號磁隔離輸入模塊、顯示輸出模塊和電源模塊，所述的電源模塊與其 它各個模塊均相連接，所述的B碼信號磁隔離輸入模塊通過所述的中央解碼控制模塊與所 述的顯示輸出模塊相連接，所述的中央解碼控制模塊通過所述的CPCI接口模塊接入主機 系統的CPCI總線。 其中，所述的中央解碼控制模塊包括中央控制單元和B碼信號解碼單元，所述的B 碼信號解碼單元與所述的中央控制單元相連接；所述的B碼信號磁隔離輸入模塊包括TTL 信號磁隔離輸入單元、RS485信號接收磁隔離輸入單元和模數轉換磁隔離輸入單元，所述的 TTL信號磁隔離輸入單元、RS485信號接收磁隔離輸入單元和模數轉換磁隔離輸入單元均 與所述的中央解碼控制模塊相連接。 同時，所述的顯示輸出模塊包括LED顯示單元和控制信號磁隔離輸出單元，所述 的LED顯示單元與所述的中央解碼控制模塊相連接，且該中央解碼控制模塊通過所述的控 制信號磁隔離輸出單元與報警繼電器相連接。 再請參閱圖2所示，該基于上述的裝置實現IRIG-B信號解碼校時的方法，其中包 括以下步驟 (1)所述的裝置插入主機系統的CPCI接口槽，主機系統為該裝置分配系統資源； (2)所述的B碼信號磁隔離輸入模塊接收外界的B碼信號； (3)所述的B碼信號磁隔離輸入模塊將接收到的B碼信號送入所述的中央解碼控 制模塊中； (4)所述的中央解碼控制模塊對該B碼信號進行脈寬檢測解碼處理，并得到相應 的校時信息；所述的脈寬檢測解碼處理，包括以下步驟 (a)所述中央解碼控制模塊讀取B碼信號中的碼元； (b)判斷該碼元的碼元值的范圍； (c)如果該碼元值落入1900 2100區間，則置接收比特位為0 ; (d)如果該碼元值落入4900 5100區間，則置接收比特位為1 ; (e)如果該碼元值落入7900 8100區間，則設置接收比特位置標志P ; (f)否則將計數器清零，并將脈寬計數值清零，返回上述步驟(a); (g)將計數器的值增加1 ; (h)判斷計數器的值是否大于100 ; (i)如果是，則將計數器清零，向主機系統發送出錯中斷，并將脈寬計數值清零，返回上述步驟(a); (j)如果否，則判斷該接收比特位置標志P是否正確； (k)如果正確，則根據B碼信號中的時間信息產生校時信息，并將脈寬計數值清 零，返回上述步驟(a); (1)如果不正確，則將計數器清零，并將脈寬計數值清零，返回上述步驟(a); (m)直到B碼信號中全部碼元均處理完畢后結束； 所述的校時信息包括年、月、日、時、分、秒信息； (5)所述的中央解碼控制模塊根據所得到的校時信息向顯示輸出模塊發送輸出控 制信息； (6)所述的中央解碼控制模塊將該校時信息通過所述的CPCI接口模塊送至CPCI 總線上所接入的遠端設備，所述的遠端設備根據該校時信息進行時間同步校正處理。 在實際使用當中，本實用新型的基于CPCI總線的IRIG-B信號解碼校時卡裝置的 具有以下功能 1.具有IRIG-B碼誤碼糾錯功能。 2.能夠自動識別并接收所有類型IRIG-B信號。 3.有鐘面顯示和軟件調整功能，計算機監視器顯示時、分、秒。4.可工作于Windows 2000及Linux平臺，隨卡提供該解調卡的Windows 2K及
Linux驅動軟件)。 5.裝置掉電告警輸出當工控機掉電后該接點閉合輸出，直到送電后釋放。 6.裝置故障告警輸出當工控機死機并延時255秒后該接點閉合輸出，直到工控 機重啟并加載程序后釋放。 7.看門狗復位脈沖輸出當工控機死機并延時255秒后該接點閉合一秒種后自動 釋放。 相應的技術指標如下 [OO58] (1)對時精度 IRIG-B (DC) < 50us ; IRIG-B (AC) < 400us。 (2)對時有效期限1970年1月1日0時0分0秒 2999年12月31日23時59 分59秒。 (3)裝置掉電告警無源輸出接點0. 3A/125VAC或者0. 27A/110DC或者1A/30VDC。 (4)裝置故障告警無源輸出接點0. 3A/125VAC或者0. 27A/110DC或者1A/30VDC。 (5)看門狗復位無源脈沖輸出接點0. 3A/125VAC或者0. 27A/110DC或者 1A/30VDC，脈寬ls。 對于IRIG-B信號接收調制，由于IRIG-B信號有以下兩種表現形式 參IRIG-B-DC 參IRIG-R-AC 其中IRIG-B-DC信號又分為TTL電平和RS422/485電平，在信號接收調制電路設 計上必須滿足可以接受全部以上四種類型的信號并且能夠自動識別是何種類型的型號。 (l)VHDL硬件描述語言進行IRIG-B信號解碼，接收到的IRIG-B信號解碼經光隔離
6后送入FPGA芯片，由FPGA芯片根據預先寫好的硬件描述語言算法脈寬檢測解碼。 (2)PCI2. 2標準總線協議處理IRIG-B信號為二進制數據，轉存于FPGA對應的地 址內存中，并通過PCI中斷告知CPU主控模塊已經接收gps對時信號，CPU主控模塊響應中 斷，系統由中斷號辨別是GPS時鐘對時模塊發出的中斷，讀取此通信模塊對應地址中的時 間信息數據，并自動校正系統時間。 本實用新型中，軟件主要是CPCI卡驅動軟件設計 在檢測到卡的情況下 任務一 參啟動接收B碼 參啟動看門狗 參定時喂狗，默認為500ms —次 參超時看門狗 參計算機復位 參檢測不到卡則繼續檢測 任務二 參接收到中斷通知 參進入中斷可以隨時調用中斷里的程序，一般由中斷觸發，在查詢時間時可以用 參讀數據 參判斷是否有效 參置時間 參無效則跳過，等待中斷 采用了上述的基于CPCI總線的IRIG-B信號解碼校時卡裝置，由于其中通過對 IRIG-B碼信號進行脈寬檢測解碼，并將解碼后的校時信息輸出同時通過CPCI總線傳送
至CPCI總線上的其它遠端設備，以供這些設備進行時鐘同步校正操作，從而有效保證了系 統中各微機裝置的本地時鐘保持同步，并能夠將各個微機裝置本地時鐘彼此誤差控制在 0. 01ms以內，不僅結構簡單實用，而且工作過程快捷高效，工作性能穩定可靠，適用范圍較 為廣泛，尤其適用于變電站自動化通信系統領域。 在此說明書中，本實用新型已參照其特定的實施例作了描述。但是，很顯然仍可以 作出各種修改和變換而不背離本實用新型的精神和范圍。因此，說明書和附圖應被認為是 說明性的而非限制性的。
權利要求一種基于CPCI總線的IRIG-B信號解碼校時卡裝置，其特征在于，所述的裝置包括CPCI接口模塊、中央解碼控制模塊、B碼信號磁隔離輸入模塊、顯示輸出模塊和電源模塊，所述的電源模塊與其它各個模塊均相連接，所述的B碼信號磁隔離輸入模塊通過所述的中央解碼控制模塊與所述的顯示輸出模塊相連接，所述的中央解碼控制模塊通過所述的CPCI接口模塊接入主機系統的CPCI總線。
2. 根據權利要求1所述的基于CPCI總線的IRIG-B信號解碼校時卡裝置，其特征在于， 所述的中央解碼控制模塊包括中央控制單元和B碼信號解碼單元，所述的B碼信號解碼單 元與所述的中央控制單元相連接。
3. 根據權利要求1所述的基于CPCI總線的IRIG-B信號解碼校時卡裝置，其特征在于， 所述的B碼信號磁隔離輸入模塊包括TTL信號磁隔離輸入單元、RS485信號接收磁隔離輸 入單元和模數轉換磁隔離輸入單元，所述的TTL信號磁隔離輸入單元、RS485信號接收磁隔 離輸入單元和模數轉換磁隔離輸入單元均與所述的中央解碼控制模塊相連接。
4. 根據權利要求1至3中任一項所述的基于CPCI總線的IRIG-B信號解碼校時卡裝 置，其特征在于，所述的顯示輸出模塊包括LED顯示單元和控制信號磁隔離輸出單元，所述 的LED顯示單元與所述的中央解碼控制模塊相連接，且該中央解碼控制模塊通過所述的控 制信號磁隔離輸出單元與報警繼電器相連接。
專利摘要本實用新型涉及一種基于CPCI總線的IRIG-B信號解碼校時卡裝置，包括CPCI接口模塊、中央解碼控制模塊、B碼信號磁隔離輸入模塊、顯示輸出模塊和電源模塊，電源模塊與其它各模塊連接，B碼信號磁隔離輸入模塊通過中央解碼控制模塊與顯示輸出模塊連接，中央解碼控制模塊通過CPCI接口模塊接入主機系統的CPCI總線。采用了該種基于CPCI總線的IRIG-B信號解碼校時卡裝置，由于其中通過對IRIG-B碼信號進行脈寬檢測解碼，有效保證了系統中各微機裝置的本地時鐘保持同步，并能夠將各個微機裝置本地時鐘彼此誤差控制在0.01ms以內，不僅結構簡單實用，而且工作過程快捷高效，工作性能穩定可靠，適用范圍較為廣泛，尤其適用于變電站自動化通信系統領域。
文檔編號H02J13/00GK201497873SQ20092007000
公開日2010年6月2日 申請日期2009年4月7日 優先權日2009年4月7日
發明者岑登青, 王永剛 申請人:上海許繼電氣有限公司