專利名稱：一種應用快速頻率捕獲方法的全數字鎖相環的制作方法
技術領域：
本發明涉及用于嵌入式芯片中的全數字鎖相環，尤其是一種應用快速頻率捕獲方法的全數字鎖相環，可以極大地減少鎖相環的鎖定時間。
背景技術：
隨著集成電路深亞微米工藝的發展，人們對嵌入式芯片性能和成本的要求越來越高。高集成度、可移植性、可靠性以及低成本等一系列問題的挑戰，使得傳統的模擬鎖相環已經充分暴露了其明顯的劣勢。因此，目前出現一種趨勢，將模擬鎖相環中的壓控振蕩器換成數控振蕩器(DCO)，將模擬濾波器換成數字濾波器，形成一種新的鎖相環叫做全數字鎖相環。
如圖1所示的是常用的全數字鎖相環結構。它由鑒相鑒頻器，時間數字轉換器，數字濾波器，數控振蕩器和分頻器組成。首先由鑒相鑒頻器鑒出參考時鐘FREF和分頻時鐘FDIV之間的相位差，時間數字轉換器將相位差轉換成數字信息，數字濾波器根據時間數字轉換器的數字信息生成控制字，控制字調整數控振蕩器的頻率，數控振蕩器的高頻時鐘經由分頻器分頻后送入鑒相鑒頻器。
分頻器結構一般采用異步分頻器，其電路結構見圖2。它由一個計數器和探測模塊組成。它的工作原理如下當分頻器復位信號Reset_div的信號為高電平時，分頻時鐘FDIV為低電平，以及計數器結果N保持為0。當分頻器復位信號Reset_div的信號為低電平時，異步分頻器的計數器開始在數控振蕩器輸出的高頻時鐘FDCO的上升沿觸發下進行計數。當分頻器結果N等于計數器模值PV時，分頻時鐘FDIV反向，且分頻器結果N被立即復位為0。此時，分頻系數M＝2*PV。圖中，N[n-1:0]，PV[n-1:0]中n表示計數器中D觸發器的個數。
鎖相環是個閉環負反饋系統，它是依靠消除參考時鐘和分頻時鐘之間的相位差來實現鎖定功能的。假使參考時鐘和分頻時鐘的初始相位差為0，則經過時間T后，參考時鐘和分頻時鐘之間的相位差由下式表示。
θe＝2π(fref-fdiv)T 式中，θe為相位差，fref為參考時鐘的頻率，fdiv為分頻時鐘的頻率。
從上式可以看出，若參考時鐘的頻率和分頻時鐘的頻率相等，則參考時鐘和分頻時鐘之間的相位差為0。若參考時鐘的頻率和分頻時鐘的頻率不等，即使差別再細微，經過長時間T之后，仍然可以被鑒相鑒頻器鑒出。因此，鎖相環可以實現精確的頻率鎖定。但是，由于鎖相環的功能只能鎖相，它調整環路的依據只是鑒出的相位差，而不是參考時鐘和分頻時鐘之間的頻率差，因此鎖定時間會比較長。此外，由于鑒相鑒頻器的鑒相范圍有限，僅僅是-2π～2π，當參考時鐘頻率和分頻時鐘頻率相差過大時，鎖相環甚至無法正確的鎖定。
鎖相環的鎖定時間可以由下式估計
式中，k是一個系數，和鎖相環具體電路有關，B為鎖相環的帶寬，Δf是參考時鐘和分頻時鐘之間的初始頻率差。
從(1)式可以看出，鎖相環的鎖定時間和鎖相環的帶寬成反比，和鎖相環的初始頻率差成正比。
對于全數字鎖相環，快速鎖定能力是其一項非常重要的性能指標。通常為了縮短鎖定時間，圖1所示的鎖相環往往采用大帶寬的鎖相環電路結構。但是鎖相環的帶寬增大將惡化鎖相環輸出時鐘的抖動性能和鎖相環系統的穩定性，且鎖相環的鎖定時間也不理想，至少在幾十個參考時鐘周期以上。
發明內容
本發明的目的在于解決上述現有技術中存在的問題，提供一種應用快速頻率捕獲方法的全數字鎖相環，可以使全數字鎖相環在極短時間內鎖定。
本發明的上述目的是這樣實現的一種應用快速頻率捕獲方法的全數字鎖相環，用于對設有包括鑒相鑒頻器，時間數字轉換器，數字濾波器，數控振蕩器和分頻器構成的全數字鎖相環在短時間內鎖定頻率，其特征在于快速頻率捕獲方法是通過設計的算法找到控制數控振蕩器頻率的一個控制字，受該控制字控制的振蕩器輸出的時鐘經過分頻后得到的分頻時鐘頻率與參考時鐘頻率相近； 根據鎖相環的鎖定時間估計公式
式中，k是一個系數，和鎖相環具體電路有關，B為鎖相環的帶寬，Δf是參考時鐘和分頻時鐘之間的初始頻率差。
從(1)式可以看出，鎖相環的鎖定時間和鎖相環的帶寬成反比，和鎖相環的初始頻率差成正比； 當分頻時鐘和參考時鐘之間的頻率差滿足如下公式時，由鎖相環路基于鑒相鑒頻器鑒出的參考時鐘和分頻時鐘之間的相位差，來控制數控振蕩器進入環路鎖定； 其中fref為參考時鐘頻率，fdiv為分頻時鐘頻率，M為分頻系數； 由于鎖相環是在初始頻率差小于
的情況下工作，因此鎖定時間很短； 當分頻器只工作半個參考時鐘周期時，有如下公式成立，其中，F為保存下的分頻器的計數結果，f為數控振蕩器輸出的高頻時鐘，fref為參考時鐘頻率。
F＝f/2ref (3)， 因此，分頻器的計數結果包含了頻率信息。所以頻率捕獲完成時，控制字Wlocked可以由下式得到 Wlocked＝W0+Kf(M/2-F0)(4)， 其中，W0為一控制字，F0為相對應分頻器計數器計數的結果，Kf為一參數，其定義如下 其中，Ko為數控振蕩器的增益。
2、根據權利要求1所述的應用快速頻率捕獲方法的全數字鎖相環，其特征在于參數Kf通過仿真測試后預置在全數字鎖相環中或通過實際測試得到，其中實測Kf方法是 當數控振蕩器依次輸出兩個不同的高頻時鐘，頻率分別為f1和f2時，分頻器工作分別半個參考時鐘周期后，分頻器中計數器結果分別為F1和F2。
F1-F2＝(f1-f2)/2fref (6)， 在數控振蕩器設計中，f1和f2都可以定義為 f1＝f0+KoW1，f2＝f0+KoW2 (7)， 其中，f0是當控制字為0時數控振蕩器的頻率，Ko為數控振蕩器的增益，W1和W2分別是當數控振蕩器輸出頻率為f1和f2時對應的控制字； 聯合(6)和(7)，Kf可以由下式得到 全數字鎖相環設有快速頻率捕獲和鎖相兩個環路，兩個環路交替工作，其中， 快速頻率捕獲環路設有與算法匹配的分頻器、環路控制模塊和數控振蕩器，鎖相環剛工作時，由快速頻率捕獲環路控制數控振蕩器，數控振蕩器在控制字的控制下輸出高頻時鐘，與算法匹配的分頻器負責鑒頻并將結果送入環路控制模塊，環路控制模塊根據鑒頻結果產生控制字送入數控振蕩器； 鎖相環路包括鑒相鑒頻器、數字濾波器、數控振蕩器、與算法匹配的分頻器、加法器和四個計數器；鑒相鑒頻器負責鑒出參考時鐘FREF和分頻時鐘FDIV之間的相位差，四個計數器和與算法匹配的分頻器完成時間數字轉換后送入加法器相加，加法器的輸出送入數字濾波器，數字濾波器根據數字化的相位差，產生控制字送入數控振蕩器，數控振蕩器根據控制字產生五個不同相位的高頻時鐘，其中任一高頻時鐘經過與算法匹配的分頻器分頻后產生分頻時鐘FDIV并送入鑒相鑒頻器；四個計數器結構完全一致，每個計數器設有使能端，時鐘觸發端，復位端和數據輸出端；數控振蕩器產生的其他四個不同相位的高頻時鐘分別送入四個計數器的對應時鐘觸發端，鑒相鑒頻器鑒出的相位差送入對應計數器的使能端，四個計數器輸出的數據相加后送入加法器的一個加法端； 當處于快速頻率捕獲環路時，與算法匹配的分頻器、環路控制模塊和數控振蕩器協同操作，首先，環路控制模塊在連續兩個狀態更新信號的上升沿觸發下依次產生兩個不同控制字W1和W2，與算法匹配的分頻器根據快速頻率捕獲算法保存相應的計數器值F1和F2并依次送入環路控制模塊，環路控制模塊根據公式(8)計算得到Kf，同時環路控制模塊根據已得到的W2和F2，分別替代公式(4)中的W0和F0，計算得到鎖定控制字Wlocked，也就是第三個控制字W3；相對應W3，與算法匹配的分頻器保存的計數器數值是F3，當F3＝M/2，則快速頻率捕獲環路在狀態更新信號上升沿觸發下轉換成鎖相環路，并將第三個控制字W3作為鎖定控制字Wloccked送入數字濾波器的積分路徑中，否則，環路控制根據新得到的W3和F3，替代公式(4)中的W0和F0，重新計算控制字；為了提高頻率捕獲算法對參數Kf預測誤差的容忍度，從與算法匹配的分頻器采樣數值F3起，若與算法匹配的分頻器采樣得到的F和分頻系數的一半值M/2之間的大小關系發生變化，則參數Kf的值等于參數Kf先前值的一半； 當全數字鎖相環處于鎖相環路時，參考時鐘FREF和分頻時鐘FDIV之間的相位差由鑒相鑒頻器鑒出，然后相位差由與算法匹配的分頻器和四個計數器轉換成數字信息，其中四個計數器計數所需的四個不同相位的高頻時鐘由數控振蕩器產生，若數字信息大于設定值，到下一個狀態更新信號上升沿，鎖相環路立即退出，重新進入快速頻率捕獲環路，否則，鑒出的數字信息送入數字濾波器，然后數字濾波器根據數字信息，生成控制字控制數控振蕩器的頻率；數控振蕩器的另一高頻時鐘經由與算法匹配的分頻器分頻后生成分頻時鐘送入鑒相鑒頻器。
所說與算法匹配的的分頻器采用設有一個計數器和探測模塊的異步分頻器結構，在此基礎上還設有三個模塊，分別是時間數字轉換模塊、保存鑒頻結果模塊和鑒頻復位信號產生模塊； 時間數字轉換模塊，包括D觸發器、加法器、減法器及第一、第二兩個寄存器組；D觸發器設有數據輸入端、時鐘觸發端、數據輸出端和反相數據輸出端；當時鐘觸發端的信號上升時，數據輸入端的信號傳送到數據輸出端，并將數據輸入端信號反相送入反相數據輸出端；D觸發器的時鐘觸發端和送入與算法匹配的分頻器的高頻時鐘的反相信號相連，數據輸出端連接第二寄存器組的時鐘觸發端，反相數據輸出端連接第一寄存器組的時鐘觸發端； 第一、第二寄存器組是兩組由D觸發器組成的寄存器組，每組中D觸發器的個數和異步分頻器中D觸發器的個數相同，并且異步分頻器中寄存器的數據輸出端分別和第一寄存器組和第二寄存器組對應的數據輸入端相連； 加法器的兩個輸入一個連接第一寄存器組的數據輸出端，另一個連接偏移量；當第一寄存器組的數據輸出端為零時，偏移量被賦值為M/2，否則，偏移量被賦值為零，M為鎖相環分頻系數；加法器的運算結果輸出端與減法器的被減數輸入端相連，減法器的減數輸入端與第二寄存器組的數據輸出端相連； 保存鑒頻結果模塊包括D觸發器和與時間數字轉換模塊中寄存器組結構相同寄存器組，D觸發器的時鐘觸發端和送入與算法匹配的分頻器的高頻時鐘的反相信號相連，數據輸入端與參考時鐘相連，數據輸出端與保存鑒頻結果模塊中的寄存器組的時鐘觸發端相連；保存鑒頻結果模塊中的寄存器組數據輸入端與異步分頻器中的D觸發器的數據輸出端相連；輸出結果為保存下的分頻器的計數結果，即為公式(4)中的F； 鑒頻復位信號產生模塊包括4個D觸發器、一個三輸入與門及一個二輸入或門；4個D觸發器的時鐘觸發端均和數控振蕩器高頻時鐘的反相信號相連，第一D觸發器的數據輸入端與參考時鐘相連，第一D觸發器的數據輸出端與第二D觸發器的數據輸入端相連，第二D觸發器的數據輸出端與第三D觸發器的數據輸入端相連，第三D觸發器的數據輸出端與第四D觸發器的數據輸入端相連；第四D觸發器的數據輸出端為狀態更新信號； 三輸入與門有第一輸入端、第二輸入端和第三輸入端和一個輸出端；環路使能信號和三輸入與門任一輸入端連接，環路使能信號為環路標志位，當環路使能信號為高電平時，標志是快速頻率捕獲環路，否則是鎖相環路；參考時鐘和三輸入與門中剩下兩個輸入端中任一輸入端相連；三輸入與門另一輸入端與第二D觸發器的數據輸出端相連；三輸入與門的輸出和或門的任一輸入端相連；或門的另一輸入端與系統復位信號相連，系統復位信號高電平有效；或門的輸出端與異步分頻器的異步復位端相連； 當環路使能信號為高電平時，異步分頻器模塊的PV值為2n-1，n為異步分頻器中D觸發器的個數，當使能信號Enable為低電平時，PV值恢復為M/2。PV為異步分頻器的模值。當異步分頻器中的計數器計數值為PV時，計數器立即復位為0，并在下一時鐘上升沿觸發下重新計數。
所說環路控制模塊包括四個寄存器組，三個減法器、一個除法器、一個乘法器和一個加法器；其中， 四個寄存器組分別為第一寄存器組、第二寄存器組、第三寄存器和第四寄存器組；當鎖相環處于快速頻率捕獲環路時，第一寄存器組用來保存當系統復位信號為低后鎖相環產生的第一個控制字W1，第二寄存器組用來保存當系統復位信號為低后鎖相環產生的第二個控制字W2，第三寄存器組用來保存第一個控制字設置后與算法匹配的分頻器鑒出的數字化的頻率F1，第四寄存器組用來保存第二個控制字設置后與算法匹配的分頻器鑒出的數字化的頻率F2； 三個減法器分別為第一減法器、第二減法器和第三減法器；第一減法器的被減數輸入端與第一寄存器組的數據輸出端相連，減數輸入端與第二寄存器組的數據輸出端相連；第二減法器的被減數輸入端與第三寄存器組數據輸出端相連，減數輸入端與第四寄存器組的數據輸出端相連；第三減法器的被減數輸入端為M/2，減數端有兩種連接情況，一種情況是和第三寄存器組的數據輸出端相連，另外一種情況和第四寄存器組的數據輸出端相連； 第一減法器的運算結果輸出端與除法器的被除數輸入端相連，第二減法器的運算結果輸出端與除法器的除數輸入端相連；除法器的運算結果輸出端送入乘法器的乘數輸入端，第三減法器的輸出端與乘法器的被乘數輸入端相連，乘法器的運算結果送入加法器的任一加數端，加法器的另一加數端連接情況與第三減法器的減數端的連接情況有關，若第三減法器減數端與第三寄存器組數據輸出端相連，則加法器的另一加數端與第一寄存器組的數據輸出端相連，若第三減法器減數端與第四寄存器組數據輸出端相連，則加法器的另一加數端與第二寄存器組的數據輸出端相連，加法器的輸出結果即為環路控制模塊的輸出。
本發明的優點及顯著效果 1)本發明通過設計的算法找到控制數控振蕩器頻率的一個控制字，受該控制字控制的振蕩器輸出的時鐘經過分頻后得到分頻時鐘頻率與參考時鐘頻率相近，由公式(2)可知，參考時鐘和分頻時鐘之間的初始頻率差越小，鎖定時間越短。算法找到控制字后，由鎖相環路基于鑒相鑒頻器鑒出的參考時鐘和分頻時鐘之間的相位差，來控制數控振蕩器進行環路鎖定，由于鎖相環是在初始頻率差很小的情況下工作，因此鎖定時間很短。
2)提出了一種快速實測環路參數Kf的方法，減少了了對Kf的預測誤差。
圖1是現有技術全數字鎖相環的結構圖； 圖2是全數字鎖相環異步分頻器的結構圖； 圖3是本發明提出的快速頻率捕獲算法的全數字鎖相環結構圖； 圖4是本發明描述的具有鑒頻和時間數字轉換功能的分頻器結構。
具體實施例方式 下面結合附圖與實施例對本發明作進一步詳細描述。
參看圖3，本發明提出的快速頻率捕獲算法的全數字鎖相環，設有快速頻率捕獲和鎖相兩個環路，兩個環路交替工作，首先由快速頻率捕獲環路完成頻率捕獲，然后再由鎖相環路完成精確鎖定。圖中有4個計數器，計數器個數是隨著數控振蕩器能夠產生不同相位的時鐘個數而變的。選用的數控振蕩器是五級環路數控振蕩器，所以可以產生五個不同相位的高頻時鐘，分別命名為CLK
，CLK[1]，CLK[2]，CLK[3]和CLK[4]。CLK
送入與算法匹配的分頻器，CLK[1]，CLK[2]，CLK[3]和CLK[4]送入4個計數器中。4個計數器在相位差為高電平下使能，分別在高頻時鐘CLK[1]，CLK[2]，CLK[3]和CLK[4]的上升沿觸發下計數。
第一個環路是快速頻率捕獲環路。第二個環路是鎖相環路。當處于快速頻率捕獲環路時，需要與算法匹配的分頻器，環路控制和數控振蕩器模塊協同操作。首先，環路控制模塊在連續兩個狀態更新信號Upd_state(圖.4中403模塊產生)的上升沿觸發下依次產生兩個不同控制字W1和W2，其次與算法匹配的分頻器根據快速頻率捕獲算法要求保存相應的計數器值F1和F2并依次送入環路控制模塊。然后環路控制模塊根據公式(8)計算得到Kf，同時環路控制模塊根據已得到的W2和F2，分別替代公式(4)中的W0和F0，計算得到鎖定控制字Wlocked，也就是第三個控制字W3。相對應W3，與算法匹配的分頻器保存的計數器數值是F3。若F3＝M/2，則快速頻率捕獲環路在狀態更新信號Upd_state上升沿觸發下轉換成鎖相環路，并將第三個控制字W3作為鎖定控制字Wlocked送入數字濾波器的積分路徑中。否則，環路控制根據新得到的W3和F3，替代公式(4)中的W0和F0，重新計算控制字。為了提高頻率捕獲算法對參數Kf預測誤差的容忍度，從與算法匹配的分頻器采樣數值F3起，若與算法匹配的分頻器采樣得到的F和分頻系數的一半值M/2之間的大小關系發生變化(例如，首先F大于M/2的值，但下一次比較，F小于M/2的值)，則參數Kf的值等于參數Kf先前值的一半。
當全數字鎖相環處于鎖相環路時，參考時鐘FREF和分頻時鐘FDIV之間的相位差由鑒相鑒頻器鑒出，然后相位差由與算法匹配的分頻器和4個計數器轉換成數字信息，其中4個計數器計數所需的高頻時鐘由數控振蕩器產生。若數字信息大于63(63是本發明采用的一個數值，可以根據實際應用，定義合適的數值)，到下一個狀態更新信號Upd_state上升沿，鎖相環路立即退出，重新進入快速頻率捕獲環路。否則，鑒出的數字信息送入數字濾波器，然后數字濾波器根據數字信息，生成控制字控制數控振蕩器的頻率。數控振蕩器的高頻時鐘CLK
經由與算法匹配的分頻器分頻后生成分頻時鐘送入鑒相鑒頻器。
為了使與算法匹配的分頻器模塊同時具有圖3所述的鑒頻和時間數字轉換功能，需要在201模塊外圍添加一些電路。圖4所示的是本發明披露的分頻器模塊。該分頻器模塊除了圖2所示的201模塊外，還有三個模塊401，402，403組成。
圖4中，System_Reset是鎖相環系統復位信號，高電平有效。FREF是參考時鐘，CLK
是數控振蕩器輸入到與算法匹配的分頻器的高頻時鐘。環路使能信號Enable為環路標志位，當環路使能信號Enable為高電平時，標志是快速頻率捕獲環路，否則是鎖相環路。當環路使能信號Enable為高電平時，圖4中201模塊的PV值為2n-1，否則環路使能信號Enable為低電平時，PV值恢復為M/2。這樣的設置是保證在快速頻率捕獲環路中，402模塊保存的F是正確的。
401模塊主要實現的是利用201中計數器數值實現時間數字轉換功能。它包括D觸發器404，加法器405和減法器406，寄存器組407和408。D觸發器404在數控振蕩器產生的高頻時鐘反相信號CLK
的觸發下，對鑒相鑒頻器鑒出的相位差進行采樣，產生相位差采樣信號phase_r和相位差反相采樣信號phase_f。寄存器組407在相位差反相采樣信號phase_f上升沿的觸發下，將201中的計數結果N[n-1:0]保存在寄存器組407中，并輸出為下降沿數字化相位差Pf[n-1:0]。
加法器405的兩個輸入一個是下降沿數字化相位差Pf[n-1:0]，一個是偏移量A14。當下降沿數字化相位差Pf[n-1:0]＝0，偏移量A14被賦值為M/2；否則，偏移量A14被賦值為0。M為鎖相環分頻系數。加法器405的運算結果為C15，送入減法器406的被減數輸入端。
寄存器組408在相位差采樣信號phase_r的觸發下，將201中的計數結果N[n-1:0]保存在寄存器組408中，并輸出為上升沿數字化相位差Pr[n-1:0]。
減法器406將C15的結果減去上升沿數字化相位差Pr[n-1:0]的值，結果為數字化的相位差信息。
402模塊和403模塊實現的是讓分頻器工作半個參考時鐘周期后，保存201中計數器中的值。
402模塊包括D觸發器415和寄存器組416。先用數控振蕩器高頻時鐘的CLK
的反相信號CLK
對參考時鐘FREF采樣后得到參考時鐘采樣信號REF_d，然后利用參考時鐘采樣信號REF_d的上升沿保存分頻器201中計數器值，并輸出為F。
403模塊包括D觸發器411，412，413和414，三輸入與門410，二輸入或門409。D觸發器411，412，413和414的目的是借助數控振蕩器高頻時鐘的CLK
對參考時鐘FREF采樣，生成更新信號Upd和狀態更新信號Upd_state。與門410的作用是產生一個高電平信號對分頻器復位。當環路使能信號Enable為高電平時，該高電平在更新信號Upd上升時出現，在參考時鐘FREF下降時消失。換言之，分頻器201在參考時鐘FREF下降時開始工作，在更新信號Upd上升時停止工作。這段時間略大于半個參考時鐘周期。
權利要求
1、一種應用快速頻率捕獲方法的全數字鎖相環，用于對設有包括鑒相鑒頻器，時間數字轉換器，數字濾波器，數控振蕩器和分頻器構成的全數字鎖相環在短時間內鎖定頻率，其特征在于快速頻率捕獲方法是通過設計的算法找到控制數控振蕩器頻率的一個控制字，受該控制字控制的振蕩器輸出的時鐘經過分頻后得到的分頻時鐘頻率與參考時鐘頻率相近；
根據鎖相環的鎖定時間估計公式
式中，k是一個系數，和鎖相環具體電路有關，B為鎖相環的帶寬，Δf是參考時鐘和分頻時鐘之間的初始頻率差。
從(1)式可以看出，鎖相環的鎖定時間和鎖相環的帶寬成反比，和鎖相環的初始頻率差成正比；
當分頻時鐘和參考時鐘之間的頻率差滿足如下公式時，由鎖相環路基于鑒相鑒頻器鑒出的參考時鐘和分頻時鐘之間的相位差，來控制數控振蕩器進入環路鎖定；
其中fref為參考時鐘頻率，fdiv為分頻時鐘頻率，M為分頻系數；
由于鎖相環是在初始頻率差小于
的情況下工作，因此鎖定時間很短；
當分頻器只工作半個參考時鐘周期時，有如下公式成立，其中，F為保存下的分頻器的計數結果，f為數控振蕩器輸出的高頻時鐘，fref為參考時鐘頻率。
F＝f/2fref(3)，
因此，分頻器的計數結果包含了頻率信息。所以頻率捕獲完成時，控制字Wlocked可以由下式得到
Wlocked＝W0+Kf(M/2-F0)(4)，
其中，W0為一控制字，F0為相對應分頻器計數器計數的結果，Kf為一參數，其定義如下
其中，Ko為數控振蕩器的增益。
2、根據權利要求1所述的應用快速頻率捕獲方法的全數字鎖相環，其特征在于參數Kf通過仿真測試后預置在全數字鎖相環中或通過實際測試得到，其中實測Kf方法是
當數控振蕩器依次輸出兩個不同的高頻時鐘，頻率分別為f1和f2時，分頻器工作分別半個參考時鐘周期后，分頻器中計數器結果分別為F1和F2。
F1-F2＝(f1-f2)/2fref(6)，
在數控振蕩器設計中，f1和f2都可以定義為
f1＝f0+KoW1，f2＝f0+KoW2(7)，
其中，f0是當控制字為0時數控振蕩器的頻率，Ko為數控振蕩器的增益，W1和W2分別是當數控振蕩器輸出頻率為f1和f2時對應的控制字；
聯合(6)和(7)，Kf可以由下式得到
3、根據權利要求1或2所述的應用快速頻率捕獲方法的全數字鎖相環，其特征在于該全數字鎖相環設有快速頻率捕獲和鎖相兩個環路，兩個環路交替工作，其中，
快速頻率捕獲環路設有與算法匹配的分頻器、環路控制模塊和數控振蕩器，鎖相環剛工作時，由快速頻率捕獲環路控制數控振蕩器，數控振蕩器在控制字的控制下輸出高頻時鐘，與算法匹配的分頻器負責鑒頻并將結果送入環路控制模塊，環路控制模塊根據鑒頻結果產生控制字送入數控振蕩器；
鎖相環路包括鑒相鑒頻器、數字濾波器、數控振蕩器、與算法匹配的分頻器、加法器和四個計數器；鑒相鑒頻器負責鑒出參考時鐘FREF和分頻時鐘FDIV之間的相位差，四個計數器和與算法匹配的分頻器完成時間數字轉換后送入加法器相加，加法器的輸出送入數字濾波器，數字濾波器根據數字化的相位差，產生控制字送入數控振蕩器，數控振蕩器根據控制字產生五個不同相位的高頻時鐘，其中任一高頻時鐘經過與算法匹配的分頻器分頻后產生分頻時鐘FDIV并送入鑒相鑒頻器；四個計數器結構完全一致，每個計數器設有使能端，時鐘觸發端，復位端和數據輸出端；數控振蕩器產生的其他四個不同相位的高頻時鐘分別送入四個計數器的對應時鐘觸發端，鑒相鑒頻器鑒出的相位差送入對應計數器的使能端，四個計數器輸出的數據相加后送入加法器的一個加法端；
當處于快速頻率捕獲環路時，與算法匹配的分頻器、環路控制模塊和數控振蕩器協同操作，首先，環路控制模塊在連續兩個狀態更新信號的上升沿觸發下依次產生兩個不同控制字W1和W2，與算法匹配的分頻器根據快速頻率捕獲算法保存相應的計數器值F1和F2并依次送入環路控制模塊，環路控制模塊根據公式(8)計算得到Kf，同時環路控制模塊根據已得到的W2和F2，分別替代公式(4)中的W0和F0，計算得到鎖定控制字Wlocked，也就是第三個控制字W3；相對應W3，與算法匹配的分頻器保存的計數器數值是F3，當F3＝M/2，則快速頻率捕獲環路在狀態更新信號上升沿觸發下轉換成鎖相環路，并將第三個控制字W3作為鎖定控制字Wlocked送入數字濾波器的積分路徑中，否則，環路控制根據新得到的W3和F3，替代公式(4)中的W0和F0，重新計算控制字；為了提高頻率捕獲算法對參數Kf預測誤差的容忍度，從與算法匹配的分頻器采樣數值F3起，若與算法匹配的分頻器采樣得到的F和分頻系數的一半值M/2之間的大小關系發生變化，則參數Kf的值等于參數Kf先前值的一半；
當全數字鎖相環處于鎖相環路時，參考時鐘FREF和分頻時鐘FDIV之間的相位差由鑒相鑒頻器鑒出，然后相位差由與算法匹配的分頻器和四個計數器轉換成數字信息，其中四個計數器計數所需的四個不同相位的高頻時鐘由數控振蕩器產生，若數字信息大于設定值，到下一個狀態更新信號上升沿，鎖相環路立即退出，重新進入快速頻率捕獲環路，否則，鑒出的數字信息送入數字濾波器，然后數字濾波器根據數字信息，生成控制字控制數控振蕩器的頻率；數控振蕩器的一個高頻時鐘經由與算法匹配的分頻器分頻后生成分頻時鐘送入鑒相鑒頻器。
4、根據權利要求3所述的全數字鎖相環的快速鎖定方法，其特征在于所說與算法匹配的的分頻器采用設有一個計數器和探測模塊的異步分頻器結構，在此基礎上還設有三個模塊，分別是時間數字轉換模塊、保存鑒頻結果模塊和鑒頻復位信號產生模塊；
時間數字轉換模塊，包括D觸發器、加法器、減法器及第一、第二兩個寄存器組；D觸發器設有數據輸入端、時鐘觸發端、數據輸出端和反相數據輸出端；當時鐘觸發端的信號上升時，數據輸入端的信號傳送到數據輸出端，并將數據輸入端信號反相送入反相數據輸出端；D觸發器的時鐘觸發端和送入與算法匹配的分頻器的高頻時鐘的反相信號相連，數據輸出端連接第二寄存器組的時鐘觸發端，反相數據輸出端連接第一寄存器組的時鐘觸發端；
第一、第二寄存器組是兩組由D觸發器組成的寄存器組，每組中D觸發器的個數和異步分頻器中D觸發器的個數相同，并且異步分頻器中寄存器的數據輸出端分別和第一寄存器組和第二寄存器組對應的數據輸入端相連；
加法器的兩個輸入一個連接第一寄存器組的數據輸出端，另一個連接偏移量；當第一寄存器組的數據輸出端為零時，偏移量被賦值為M/2，否則，偏移量被賦值為零，M為鎖相環分頻系數；加法器的運算結果輸出端與減法器的被減數輸入端相連，減法器的減數輸入端與第二寄存器組的數據輸出端相連；
保存鑒頻結果模塊包括D觸發器和與時間數字轉換模塊中寄存器組結構相同的寄存器組，D觸發器的時鐘觸發端和送入與算法匹配的分頻器的高頻時鐘的反相信號相連，數據輸入端與參考時鐘相連，數據輸出端與保存鑒頻結果模塊中的寄存器組的時鐘觸發端相連；保存鑒頻結果模塊中的寄存器組數據輸入端與異步分頻器中的D觸發器的數據輸出端相連；輸出結果為保存下的分頻器的計數結果，即為公式(3)中的F；
鑒頻復位信號產生模塊包括4個D觸發器、一個三輸入與門及一個二輸入或門；4個D觸發器的時鐘觸發端均和數控振蕩器高頻時鐘的反相信號相連，第一D觸發器的數據輸入端與參考時鐘相連，第一D觸發器的數據輸出端與第二D觸發器的數據輸入端相連，第二D觸發器的數據輸出端與第三D觸發器的數據輸入端相連，第三D觸發器的數據輸出端與第四D觸發器的數據輸入端相連；第四D觸發器的數據輸出端為狀態更新信號；
三輸入與門有第一輸入端、第二輸入端和第三輸入端和一個輸出端；環路使能信號和三輸入與門任一輸入端連接，環路使能信號為環路標志位，當環路使能信號為高電平時，標志是快速頻率捕獲環路，否則是鎖相環路；參考時鐘和三輸入與門中剩下兩個輸入端中任一輸入端相連；三輸入與門另一輸入端與第二D觸發器的數據輸出端相連；三輸入與門的輸出和或門的任一輸入端相連；或門的另一輸入端與系統復位信號相連，系統復位信號高電平有效；或門的輸出端與異步分頻器的異步復位端相連；
當環路使能信號為高電平時，異步分頻器模塊的PV值為2n-1，n為異步分頻器中D觸發器的個數，當使能信號Enable為低電平時，PV值恢復為M/2。PV為異步分頻器的模值。當異步分頻器中的計數器計數值為PV時，計數器立即復位為0，并在下一時鐘上升沿觸發下重新計數。
5、根據權利要求3所述的全數字鎖相環的快速鎖定方法，其特征在于所說環路控制模塊包括四個寄存器組，三個減法器、一個除法器、一個乘法器和一個加法器；其中，
四個寄存器組分別為第一寄存器組、第二寄存器組、第三寄存器和第四寄存器組；當鎖相環處于快速頻率捕獲環路時，第一寄存器組用來保存當系統復位信號為低后鎖相環產生的第一個控制字W1，第二寄存器組用來保存當系統復位信號為低后鎖相環產生的第二個控制字W2，第三寄存器組用來保存第一個控制字設置后與算法匹配的分頻器鑒出的數字化的頻率F1，第四寄存器組用來保存第二個控制字設置后與算法匹配的分頻器鑒出的數字化的頻率F2；
三個減法器分別為第一減法器、第二減法器和第三減法器；第一減法器的被減數輸入端與第一寄存器組的數據輸出端相連，減數輸入端與第二寄存器組的數據輸出端相連；第二減法器的被減數輸入端與第三寄存器組數據輸出端相連，減數輸入端與第四寄存器組的數據輸出端相連；第三減法器的被減數輸入端為M/2，減數端有兩種連接情況，一種情況是和第三寄存器組的數據輸出端相連，另外一種情況和第四寄存器組的數據輸出端相連；
第一減法器的運算結果輸出端與除法器的被除數輸入端相連，第二減法器的運算結果輸出端與除法器的除數輸入端相連；除法器的運算結果輸出端送入乘法器的乘數輸入端，第三減法器的輸出端與乘法器的被乘數輸入端相連，乘法器的運算結果送入加法器的任一加數端，加法器的另一加數端連接情況與第三減法器的減數端的連接情況有關，若第三減法器減數端與第三寄存器組數據輸出端相連，則加法器的另一加數端與第一寄存器組的數據輸出端相連，若第三減法器減數端與第四寄存器組數據輸出端相連，則加法器的另一加數端與第二寄存器組的數據輸出端相連，加法器的輸出結果即為環路控制模塊的輸出。
全文摘要
一種應用快速頻率捕獲方法的全數字鎖相環，用于對設有包括鑒相鑒頻器，時間數字轉換器，數字濾波器，數控振蕩器和分頻器構成的全數字鎖相環在短時間內鎖定頻率，其特征在于通過設計的算法找到控制數控振蕩器頻率的一個控制字，受該控制字控制的數控振蕩器輸出的頻率經過分頻后得到分頻時鐘頻率與參考時鐘頻率相近；該全數字鎖相環設有快速頻率捕獲和鎖相兩個環路，兩個環路交替工作，首先由快速頻率捕獲環路完成頻率捕獲，然后再由鎖相環路完成精確鎖定。
文檔編號H03L7/08GK101640534SQ200910184798
公開日2010年2月3日 申請日期2009年8月14日 優先權日2009年8月14日
發明者鑫 陳, 軍 楊, 劉新寧, 時龍興 申請人:東南大學