專利名稱：單擊電路、發射器及節省發射器啟動時間的方法
技術領域：
本發明有關于一種單擊電路，更明確地說，有關于一種可整合于芯片中的單擊電路。
背景技術：
請參考圖1，單擊電路用來依據一輸入信號產生延遲信號SDEUY。當單擊電路接收到表示“致能”的輸入信號Sin時，單擊電路所產生的延遲信號Selay表示“致能”；當輸入信號^從表示“致能”切換為表示“不致能”時，單擊電路所產生的延遲信號^1euy仍表示 “致能”，并維持一延遲時間TDEUY。單擊電路內部需要有周期信號產生器來產生一參考周期信號，以控制延遲時間Tdeuy的長度。一般而言，單擊電路的周期信號產生器利用一相移電路(或稱RC振蕩器)以實施。然而，當延遲時間Tdelay的長度較長時，單擊電路的RC振蕩器所需的電阻值與電容值較大。換句話說，若要將單擊電路整合于一芯片中，則單擊電路的RC振蕩器在芯片中會占去太大的面積而使得芯片的成本上升。因此在現有技術中，單擊電路的RC振蕩器的電阻與電容皆設置于芯片外。然而，于印刷電路板上額外設置電阻與電容仍帶給使用者很大的不便。
發明內容
本發明提供一種可整合于芯片中的單擊電路。該單擊電路包括一周期信號產生器、一除頻電路以及一計數器。該周期信號產生器依據一輸出信號產生一參考周期信號。當該輸出信號表示致能時，該周期信號產生器產生該參考周期信號。該除頻電路依據該參考周期信號產生一除頻信號。該計數器用來依據一輸入信號與該除頻信號累計一計數值，并比較該計數值與一臨界信號以產生該輸出信號。本發明所述的可整合于芯片中的單擊電路，當該輸入信號從表示致能切換為表示不致能時，該輸入信號觸發該計數器重置該計數值，且使該計數器依據該除頻信號累計該計數值；其中當該計數值小于該臨界信號時，該輸出信號表示致能；當該計數值大于或等于該臨界信號時，該輸出信號表示不致能。本發明所述的可整合于芯片中的單擊電路，還包括一邏輯電路，用來接收該輸入信號與該輸出信號以產生一延遲信號；其中當該輸入信號表示致能或該輸出信號表示致能時，該延遲信號表示致能；當該輸入信號與該輸出信號皆表示不致能時，該延遲信號表示不致能。本發明所述的可整合于芯片中的單擊電路，該計數器累計該計數值至等于該臨界信號所需的時間為一延遲時間；該除頻信號的周期為該參考周期信號的周期的N倍，且N表示一正整數；該延遲時間可以下式表示=Tdelay = 2nXTeefXSth ；其中Tdeuy表示該延遲時間， Teef表示該參考周期信號的周期，Sth表示該臨界信號。本發明所述的可整合于芯片中的單擊電路，該周期信號產生器包括一振蕩器，用來產生一振蕩信號；以及一與非門，用來依據該振蕩信號與該輸出信號進行邏輯運算，以產生該參考周期信號；其中該振蕩器為一相移電路；該除頻電路包括N個D型鎖存器，每個 D型鎖存器皆具有一輸入端、一時脈端、一正輸出端以及一負輸出端；其中所述N個D型鎖存器的一第一個D型鎖存器的時脈端用來接收該參考周期信號，該第一個D型鎖存器的負輸出端耦接至該第一個D型鎖存器的輸入端，該第一個D型鎖存器的正輸出端耦接至所述 N個D型鎖存器的一第二個D型鎖存器的時脈端；其中所述N個D型鎖存器的一第K個D 型鎖存器的時脈端耦接至所述N個D型鎖存器的一第(K-I)個D型鎖存器的正輸出端，該第K個D型鎖存器的輸入端耦接至該第K個D型鎖存器的負輸出端，該第K個D型鎖存器的正輸出端耦接至所述N個D型鎖存器的一第(K+1)個D型鎖存器的時脈端，K為正整數， (N-I)；其中所述N個D型鎖存器的一第N個D型鎖存器的輸入端耦接至該第N個 D型鎖存器的負輸出端，該第N個D型鎖存器的正輸出端用來輸出該除頻信號。本發明所述的可整合于芯片中的單擊電路，該除頻電路還包括Ν個選擇電路，分別用來依據N個控制信號選擇所述N個D型鎖存器的一第1個D型鎖存器輸出該除頻信號， I表示正整數，且1 < I SN ；其中當所述N個控制信號的一第I個控制信號表示除頻時，所述N個D型鎖存器的該第I個D型鎖存器的正輸出端耦接至該計數器，以輸出該除頻信號至該計數器；其中該計數器累計該計數值至等于該臨界信號所需的時間為一延遲時間，該延遲時間可以下式表示TDEUY = 21 XTeefX Sth ；其中Tdelay表示該延遲時間，Tkef表示該參考周期信號的周期，Sth表示該臨界信號。本發明還提供一種可縮短啟動時間的發射器，用來依據一輸入信號發射一放大信號，包括一鎖相回路，用來依據一延遲信號產生一參考頻率信號；其中當該延遲信號表示致能時，該鎖相回路產生該參考頻率信號；一功率放大器，用來依據該輸入信號與該參考頻率信號產生該放大信號；以及一根據權利要求3所述的單擊電路，用來依據該輸入信號產生該延遲信號，其中當該輸入信號從表示致能切換為表示不致能時，該單擊電路所產生的該延遲信號仍表示致能并維持一延遲時間，而使該鎖相回路于該延遲時間內仍維持產生該參考頻率信號。本發明所述的可縮短啟動時間的發射器，該發射器還包括一緩沖電路，該緩沖電路用來修整該輸入信號的波形；該緩沖電路包括M個串聯連接的反相器，且M表示一偶數。本發明另提供一種用來節省發射器的啟動時間的方法。該發射器用來依據一輸入信號發射一放大信號。該發射器具有一鎖相回路以及一功率放大器。該鎖相回路用來產生一參考頻率信號。該功率放大器用來依據該輸入信號與該參考頻率信號產生該放大信號。 該方法包括提供一單擊電路、該單擊電路依據該輸入信號產生一延遲信號，以及依據該延遲信號控制該鎖相回路產生該參考頻率信號。本發明所述的用來節省發射器的啟動時間的方法，依據該延遲信號控制該鎖相回路以產生該參考頻率信號包括當該延遲信號表示致能時，該鎖相回路產生該參考頻率信號；該單擊電路依據該輸入信號產生該延遲信號包括當該輸入信號表示致能時，產生表示致能的該延遲信號；當該輸入信號從表示致能切換為表示不致能時，該延遲信號仍表示致能并維持一延遲時間，而使該鎖相回路于該延遲時間內仍維持產生該參考頻率信號。本發明可縮減周期信號產生器的RC振蕩器所占的電路面積，而使得單擊電路可整合于芯片中。
[0015:
圖1為說明現有技術的單擊電路所產生的延遲信號的波形圖。 圖2為本發明的單擊電路的示意圖。
圖3為說明于延遲時間內輸入信號再次觸發本發明的單擊電路的示意圖,
圖4為本發明的周期信號產生器的示意圖。
圖5為本發明的除頻電路的第一實施例的示意圖。
圖6為本發明的除頻電路的第二實施例的示意圖。
圖7為本發明的發射器的示意圖。
圖8為本發明的緩沖電路的示意圖。
附圖中符號的簡單說明如下
200、730 單擊電路 211 振蕩器 220 除頻電路 231 計數器 520 除頻電路 710 緩沖電路 740 鎖相回路 C1 電容 D、I 輸入端 INV1 INV2、INVr
'Bi
INV1
BM
L1
Ln =D型鎖存器 R 重置端
Sci Scn 控制信號 Sfd 除頻信號 Sosc 振蕩信號 Spa 放大信號 Seefq 參考頻率信號 SL1 SLn 選擇電路
210 周期信號產生器 212 與非門 230 計數電路 232 邏輯電路 700 發射器 720 功率放大器 C 控制端 CLK 時脈端 EN 致能端 反相器
Q> QN, O1, O2 輸出端禮、& 電阻
Sdelay 延遲信號 Sin 輸入信號 Sout 輸出信號 Seef 參考周期信號
Sth 臨界信號
TnFT AY、T
DELAY、1 DELAYl Λ 1DELAY2
、Τη延遲時間,
具體實施例方式
請參考圖2，圖2為說明本發明的可整合于芯片中的單擊電路200的示意圖。單擊電路200包括一周期信號產生器210、一除頻電路220以及一計數電路230。周期信號產生器210依據一輸出信號Sott產生參考周期信號SKEF。更明確地說，周期信號產生器210的致能端EN接收輸出信號SOTT。因此，當輸出信號Sott表示“致能”時，周期信號產生器210產生參考周期信號SKEF。除頻電路220依據該參考周期信號Skef產生除頻信號SFD。換句話說， 除頻信號^11的周期為參考周期信號Skef的周期的X倍(X表示一正整數)。計數電路230 包括一計數器231以及一邏輯電路232。計數器231依據輸入信號Sin與除頻信號Sfd以累計一計數值N。，且計數器231比較計數值N。與一臨界信號、以產生一輸出信號SOT。當輸入信號Sin從表示“致能”切換為表示“不致能”時，輸入信號^輸入計數器231的重置端 R而觸發計數器231重置計數值N。為一已知值Npkei (如歸零)，且使計數器231依據除頻信號^11以累計計數值N。。舉例而言，每當計數器231接收到除頻信號Sfd，計數器231就將計數值N。增加一已知值Npke2 (如增加1)。當計數值小于臨界信號Sth時，計數器231產生表示“致能”的輸出信號；當計數值N。大于或等于臨界信號Sth時，計數器231產生表示“不致能”的輸出信號。邏輯電路232接收輸入信號Sin與輸出信號Sot以產生延遲信號&ELAY。更明確地說，當輸入信號表示“致能”或輸出信號Sot表示“致能”時，延遲信號表示“致能”。當輸入信號Sin與輸出信號Sott皆表示“不致能”時，延遲信號Sdelay表示“不致能”。以下將更進一步說明單擊電路200的工作原理。單擊電路200所產生的延遲信號Sdelay的波形與圖1類似。當輸入信號^表示“致能”時，單擊電路200的邏輯電路232產生表示“致能”的延遲信號SDEUY。當輸入信號Sin從表示“致能”切換為表示“不致能”時，邏輯電路232所產生的延遲信號Sdeuy的邏輯取決于計數器231的輸出信號SOTT。當輸入信號從表示“致能”切換為表示“不致能”時，此時輸入信號^觸發計數器231重置計數值N。為已知值Npkei (如歸零)，且使計數器231依據除頻信號^11以累計計數值N。。由于此時計數值N。小于臨界信號Sth，因此計數器231所產生的輸出信號Sot表示“致能”。如此，邏輯電路232所產生的延遲信號Sdeuy也會表示“致能”。當經過一延遲時間Tdeuy后，計數器231累計計數值Nc至等于臨界信號Sth，此時計數器231所產生的輸出信號Sot切換為表示“不致能”。因此，邏輯電路232所產生的延遲信號^ieuy也會切換為表示“不致能”。也就是說，當單擊電路200接收到表示“致能”的輸入信號^時，單擊電路200所產生的延遲信號Sdelay表示“致能”；當輸入信號^從表示“致能”切換為表示“不致能”時，單擊電路200所產生的延遲信號Sdelay仍表示“致能”，并維持一段延遲時間TDEUY1。此外，當輸入信號Sin從表示“致能”切換為表示“不致能”之后，若單擊電路200于延遲時間Tdelayi內又接收到表示“致能”的輸入信號(如圖3所示)，此時由于當輸入信號Sin再次從表示“致能”切換為表示“不致能”會再次觸發計數器231，而使計數器231再次重置計數值N。，因此需再經過延遲時間Tdeuy2 (其中延遲時間TDEUY1、TDEUY2的長度皆等于Tdelay)，計數器231才會累計計數值N。至臨界信號Sth，而使得單擊電路200所產生的延遲信號Sdelay從表示“致能”切換為表示“不致能”。換句話說，當單擊電路200于延遲時間(Tdeuyi)內接收到表示“致能”的輸入信號^時，輸入信號^會再次觸發單擊電路 200，而使得計數器232的計數值N。重新計算。如此，單擊電路200所產生的延遲信號^ielay 維持表示“致能”的延遲時間Tdelay也重新計算。此外，設每次計數器231接收到除頻信號Sfd時，計數器231將計數值N。增加1，且除頻信號Sfd的周期為參考周期信號Skef的周期的2n倍。因此計數器231累計計數值N。至等于臨界信號Sth所需的時間(延遲時間Tdelay)的長度可以下式表示Tdelay = 2n X Teef X Sth (1)；Tkef表示參考周期信號Skef的周期。由式⑴可知，相較于現有技術的單擊電路， 本發明的單擊電路200可通過提高N，即可提高延遲時間Tdeuy的數量級。換句話說，只要將除頻電路220的除頻次數(N)增加，即可縮短參考周期信號Skef的周期TKEF。如此一來， 當以RC振蕩器實施周期信號產生器210時，可減少RC振蕩器的電阻值與電容值。換句話說，單擊電路200通過將除頻電路220的除頻次數(N)增加，可有效地縮減單擊電路200的 RC振蕩器在芯片所占的電路面積，因此本發明的單擊電路200可整合于芯片中。此外，由式 (1)可知，使用者可通過調整臨界信號Sth的值以調整延遲時間Tdeuy的長度，如此帶給使用者設計上更大的彈性。請參考圖4，圖4為說明本發明的周期信號產生器210的示意圖。周期信號產生器 210包括一振蕩器(RC振蕩器)211以及一與非門(NAND gate)212。振蕩器211包括電阻 R1與&、電容C1以及反相器INV1與訊^。振蕩器211用來產生一振蕩信號^。，且振蕩信號 Sffie的周期的長度取決于電阻R1、R2的電阻值與電容C1的電容值。與非門212依據振蕩信號S.與輸出信號Sot進行邏輯運算，以產生參考周期信號SKEF。更明確地說，當輸出信號 Sott表示“致能”時，與非門212輸出振蕩器211的振蕩信號作為參考周期信號Skef ；反之，當輸出信號Sot表示“不致能”時，與非門212不輸出振蕩器211的振蕩信號 ^。請參考圖5，圖5為本發明的除頻電路的第一實施例520的示意圖。除頻電路520 可用來實施圖2中的除頻電路220。除頻電路520包括D型鎖存器L1 Ln。每個D型鎖存器皆具有一輸入端D、一時脈端CLK、一正輸出端Q以及一負輸出端QN，其耦接關系如圖5所示。在除頻電路520中，D型鎖存器L1的正輸出端Q所輸出的信號的周期為參考周期信號 Seef的2倍；D型鎖存器L2的正輸出端Q所輸出的信號的周期為參考周期信號Skef的22倍； 依此類推，可知D型鎖存器Ln的正輸出端Q所輸出的信號(即為除頻信號的周期為參考周期信號Skef的2n倍。換句話說，增加除頻電路520中D型鎖存器的數量N，即可增加除頻電路520的除頻次數，以提高除頻信號Sfd的周期的數量級。請參考圖6，圖6為本發明的除頻電路的第二實施例620的示意圖。相較于除頻電路520，除頻電路620還包括選擇電路SL1 SLn。每個選擇電路皆具有一輸入端I、輸出端 O1與A以及控制端C。選擇電路SL1 SLn的輸入端I分別耦接至D型鎖存器L1 Ln的正輸出端Q。選擇電路SL1 SLfrl)的輸出端O1分別耦接至D型鎖存器L2 Ln的時脈端 CLK。選擇電路SL1 SLn的輸出端&耦接至圖2中的計數器231。選擇電路SL1 SLn的控制端C分別用來接收控制信號、 、。當控制信號、 、表示“時脈”時，選擇電路 SL1 ^的輸入端I耦接至各自的輸出端O1 ；當控制信號、 、表示“除頻”時，選擇電路SL1 SLn的輸入端I耦接至各自的輸出端02。因此，當控制信號、 、之中的控制信號、表示“除頻”且其他控制信號表示“時脈”時，此時D型鎖存器L1的正輸出端Q通過選擇電路SL1而耦接至計數器231。換句話說，此時D型鎖存器L1的正輸出端Q所輸出的信號會被用來作為除頻信號^。也就是說，選擇電路SL1 SLn依據控制信號、 S。N，可在D型鎖存器L1 Ln中選擇一 D型鎖存器(L1)輸出除頻信號i5FD。此時，由于除頻信號^11 的周期為參考周期信號的周期Tkef的21倍，因此單擊電路200的延遲時間Tdeuy可以下式表示Tdelay = 21 X Teef X Sth (2)；因此，由式⑵可知，通過除頻電路620的設計，輸入適當的控制信號、 、即可動態調整延遲時間Tdelay的長度的數量級，而帶給使用者更大的方便。請參考圖7，圖7為本發明的發射器700的示意圖。發射器700用來依據輸入信號^^產生一放大信號SPA。舉例而言，發射器700為一遙控器，使用者可通過遙控器以發送輸入信號SIN。發射器700包括一緩沖電路710、一功率放大器720、一單擊電路730以及一鎖相回路740。緩沖電路710用來修整輸入信號Sin的波形。單擊電路730可以類似單擊電路200的方式實施。鎖相回路740用來產生一參考頻率信號SKFEQ。舉例而言，若發射器 700所發射的信號的頻率為900MHz，則鎖相回路740需產生一頻率為900MHz的參考頻率信號Skefq提供給功率放大器720。在本發明的發射器700中，單擊電路730所產生的延遲信號^ieuy控制鎖相回路740。當延遲信號Sdelay表示“致能”時，鎖相回路740產生參考頻率信號Skefq ；當延遲信號^ielay表示“不致能”時，鎖相回路740不產生參考頻率信號SKEFQ。功率放大器720用來依據輸入信號Sin與參考頻率信號Skefq以產生放大信號SPA。在現有技術中，發射器的鎖相回路由輸入信號^所控制，舉例而言，當輸入信號 ^表示“致能”時，鎖相回路產生參考頻率信號S_ ；當輸入信號^表示“不致能”時，鎖相回路不產生參考頻率信號SKEFQ。然而，由于鎖相回路產生參考頻率信號Skefq時，需先經過一段鎖頻時間才能鎖定頻率，因此造成當使用者通過發射器陸陸續續發射信號時，發射器每次都須等待鎖相回路重新鎖定頻率后才可發射信號。在本發明的發射器700中，通過單擊電路730的延遲信號Sdelay可延遲鎖相回路740的關閉時間。舉例而言，當輸入信號Sin從表示“致能”切換為表示“不致能”時，單擊電路730所產生的延遲信號^ieuy仍表示“致能” 并維持一段延遲時間Tdeuy，而使鎖相回路740于延遲時間Tdeuy內仍維持產生參考頻率信號 SKEFQ。換句話說，當使用者通過本發明的發射器700陸陸續續發射信號時，輸入信號Sin會持續地重新觸發單擊電路730以延長延遲信號Sdelay表示“致能”的時間，如此可使鎖相回路740保持于鎖定頻率的狀態，因此發射器700可直接發射信號。也就是說，通過單擊電路 730的延遲信號Sdeuy以延遲鎖相回路740的關閉時機，可縮短發射器700的啟動時間。請參考圖8，圖8為本發明的緩沖電路710的示意圖。緩沖電路710包括反相器 INVbi INVbm，其中M表示偶數。綜上所述，本發明提供一種可整合于芯片中的單擊電路。在本發明的單擊電路中， 除頻電路依據周期信號產生器的參考周期信號，以產生除頻信號。當輸入信號從表示“致能”切換為表示“不致能”時，輸入信號觸發計數器重置一計數值。計數器依據除頻信號累計一計數值，并比較計數值與一臨界信號以產生輸出信號。邏輯電路依據輸出信號與輸入信號可產生延遲信號。如此，通過提高除頻電路的除頻次數以增加除頻信號的周期的數量級， 可有效地減小周期信號產生器的振蕩器的電阻值與電容值，而使得本發明的單擊電路可整合于芯片中。此外，本發明另提供一種發射器，本發明的發射器通過單擊電路所輸出的延遲信號以控制鎖相回路產生參考頻率信號。換句話說，本發明的發射器通過單擊電路所輸出的延遲信號，可延遲鎖相回路的關閉時機，如此，可使鎖相回路保持于鎖定頻率的狀態，以縮短發射器于發射信號時的啟動時間，帶給使用者更大的便利。以上所述僅為本發明較佳實施例，然其并非用以限定本發明的范圍，任何熟悉本項技術的人員，在不脫離本發明的精神和范圍內，可在此基礎上做進一步的改進和變化，因此本發明的保護范圍當以本申請的權利要求書所界定的范圍為準。
權利要求
1.一種可整合于芯片中的單擊電路，其特征在于，包括一周期信號產生器，依據一輸出信號產生一參考周期信號；其中當該輸出信號表示致能時，該周期信號產生器產生該參考周期信號；一除頻電路，依據該參考周期信號產生一除頻信號；以及一計數器，用來依據一輸入信號及該除頻信號累計一計數值，并比較該計數值與一臨界信號以產生該輸出信號。
2.根據權利要求1所述的可整合于芯片中的單擊電路，其特征在于，當該輸入信號從表示致能切換為表示不致能時，該輸入信號觸發該計數器重置該計數值，且使該計數器依據該除頻信號累計該計數值；其中當該計數值小于該臨界信號時，該輸出信號表示致能；當該計數值大于或等于該臨界信號時，該輸出信號表示不致能。
3.根據權利要求2所述的可整合于芯片中的單擊電路，其特征在于，還包括 一邏輯電路，用來接收該輸入信號與該輸出信號以產生一延遲信號；其中當該輸入信號表示致能或該輸出信號表示致能時，該延遲信號表示致能；當該輸入信號與該輸出信號皆表示不致能時，該延遲信號表示不致能。
4.根據權利要求3所述的可整合于芯片中的單擊電路，其特征在于，該計數器累計該計數值至等于該臨界信號所需的時間為一延遲時間；該除頻信號的周期為該參考周期信號的周期的N倍，且N表示一正整數；該延遲時間可以下式表示Tdelay — 2 X Teef X Sth ；其中Tdelay表示該延遲時間，Teef表示該參考周期信號的周期，Sth表示該臨界信號。
5.根據權利要求1所述的可整合于芯片中的單擊電路，其特征在于， 該周期信號產生器包括一振蕩器，用來產生一振蕩信號；以及一與非門，用來依據該振蕩信號與該輸出信號進行邏輯運算，以產生該參考周期信號；其中該振蕩器為一相移電路； 該除頻電路包括N個D型鎖存器，每個D型鎖存器皆具有一輸入端、一時脈端、一正輸出端以及一負輸出端；其中所述N個D型鎖存器的一第一個D型鎖存器的時脈端用來接收該參考周期信號， 該第一個D型鎖存器的負輸出端耦接至該第一個D型鎖存器的輸入端，該第一個D型鎖存器的正輸出端耦接至所述N個D型鎖存器的一第二個D型鎖存器的時脈端；其中所述N個D型鎖存器的一第K個D型鎖存器的時脈端耦接至所述N個D型鎖存器的一第(K-I)個D型鎖存器的正輸出端，該第K個D型鎖存器的輸入端耦接至該第K個D 型鎖存器的負輸出端，該第K個D型鎖存器的正輸出端耦接至所述N個D型鎖存器的一第 (K+1)個D型鎖存器的時脈端，K為正整數，2彡K彡(N-I)；其中所述N個D型鎖存器的一第N個D型鎖存器的輸入端耦接至該第N個D型鎖存器的負輸出端，該第N個D型鎖存器的正輸出端用來輸出該除頻信號。
6.根據權利要求5所述的可整合于芯片中的單擊電路，其特征在于，該除頻電路還包括N個選擇電路，分別用來依據N個控制信號選擇所述N個D型鎖存器的一第I個D型鎖存器輸出該除頻信號，I表示正整數，且1其中當所述N個控制信號的一第I個控制信號表示除頻時，所述N個D型鎖存器的該第I個D型鎖存器的正輸出端耦接至該計數器，以輸出該除頻信號至該計數器；其中該計數器累計該計數值至等于該臨界信號所需的時間為一延遲時間，該延遲時間可以下式表示Tdelay — 2 X Teef X Sth ；其中Tdelay表示該延遲時間，Teef表示該參考周期信號的周期，Sth表示該臨界信號。
7.一種可縮短啟動時間的發射器，其特征在于，用來依據一輸入信號發射一放大信號， 包括一鎖相回路，用來依據一延遲信號產生一參考頻率信號； 其中當該延遲信號表示致能時，該鎖相回路產生該參考頻率信號； 一功率放大器，用來依據該輸入信號與該參考頻率信號產生該放大信號；以及一根據權利要求3所述的單擊電路，用來依據該輸入信號產生該延遲信號， 其中當該輸入信號從表示致能切換為表示不致能時，該單擊電路所產生的該延遲信號仍表示致能并維持一延遲時間，而使該鎖相回路于該延遲時間內仍維持產生該參考頻率信號。
8.根據權利要求7所述的可縮短啟動時間的發射器，其特征在于，該發射器還包括一緩沖電路，該緩沖電路用來修整該輸入信號的波形；該緩沖電路包括M個串聯連接的反相器，且M表示一偶數。
9.一種用來節省發射器的啟動時間的方法，其特征在于，該發射器用來依據一輸入信號發射一放大信號，該發射器具有一鎖相回路以及一功率放大器，該鎖相回路用來產生一參考頻率信號，該功率放大器用來依據該輸入信號與該參考頻率信號產生該放大信號，該方法包括提供一單擊電路；該單擊電路依據該輸入信號產生一延遲信號；以及依據該延遲信號控制該鎖相回路以產生該參考頻率信號。
10.根據權利要求9所述的用來節省發射器的啟動時間的方法，其特征在于， 依據該延遲信號控制該鎖相回路以產生該參考頻率信號包括當該延遲信號表示致能時，該鎖相回路產生該參考頻率信號； 該單擊電路依據該輸入信號產生該延遲信號包括 當該輸入信號表示致能時，產生表示致能的該延遲信號；當該輸入信號從表示致能切換為表示不致能時，該延遲信號仍表示致能并維持一延遲時間，而使該鎖相回路于該延遲時間內仍維持產生該參考頻率信號。
全文摘要
一種單擊電路、發射器及節省發射器啟動時間的方法，該單擊電路通過一除頻電路依據周期信號產生器所產生的參考周期信號產生除頻信號。如此，通過增加除頻電路的除頻次數即可增加除頻信號的周期的數量級，而有效地減小周期信號產生器的RC振蕩器的電阻值與電容值。因此，可縮減周期信號產生器的RC振蕩器所占的電路面積，而使得單擊電路可整合于芯片中。
文檔編號H03L7/18GK102281064SQ20101020781
公開日2011年12月14日 申請日期2010年6月13日 優先權日2010年6月13日
發明者李文正 申請人:普誠科技股份有限公司