一種低功耗的逐次逼近模數轉換器電路的制作方法

本發明涉及模擬轉換電路技術領域，尤其涉及一種低功耗的逐次逼近模數轉換器電路。

背景技術：

數模轉換電路(ADC)大量應用于將物理世界的信號轉換為數字信號，以便于數字電路處理、運算和存儲。ADC電路具有多種結構，各自具有不同的優缺點。例如為實現高精度轉換，可以采用Sigma-Delta ADC電路，但其具有速度較低的缺點；又比如要實現高速度的轉換，可以采用Flash ADC或者Pipe-line ADC電路，但它們的缺點是精度較低而且功耗大；為了實現低功耗的轉換，可以采用算法ADC等，但其缺點是速度很慢。各方面性能較均衡的ADC是逐次逼近型模數轉換器(SAR ADC)電路，該ADC結構可以在精度、速度和功耗之間取得較佳的平衡，因此被廣泛使用。

隨著物聯網和智能穿戴設備的興起，大量采用電池供電的無線傳感器節點和智能穿戴設備需要不間斷的利用ADC來采集數據，但是又不能頻繁的更換電池，因此人們希望有更低功耗ADC電路以延長上述設備的續航時間。

但是如前所述，ADC的功耗是和其精度以及速度相關的，降低功耗往往意味著降低精度或速度，這是不可以接受的。因此，本領域的技術人員致力于開發一種低功耗的逐次逼近模數轉換器電路，以解決現有技術的不足。

技術實現要素：

有鑒于現有技術的上述缺陷，本發明所要解決的技術問題是提供一種低功耗的逐次逼近模數轉換器電路，由于整個逐次逼近模數轉換器的靜態功耗主要集中在比較器上，因此，在轉換過程中有選擇性關閉比較器從而達到節省功耗的目的，同時不影響模數轉換器的轉換精度和速度。

為實現上述目的，本發明提供了一種低功耗的逐次逼近模數轉換器電路，其特征在于：包括時序控制器、逐次逼近控制邏輯模塊、比較器、數模轉換器、第一控制開關和第二控制開關，所述時序控制器與第一控制開關、第二控制開關、逐次逼近控制邏輯模塊、比較器連接，所述比較器輸出端與逐次逼近控制邏輯模塊數據信號輸入端連接，所述比較器的一個輸入端連接第一控制開關，所述比較器的另一輸入端與數模轉換器的輸出端連接，所述比較器的另一輸入端還與第二控制開關連接，所述逐次逼近控制邏輯模塊的控制信號輸出端與數模轉換器輸入端連接。

上述的一種低功耗的逐次逼近模數轉換器電路，其特征在于：所述時序控制器的CLK2信號端與逐次逼近控制邏輯模塊的時鐘信號輸入端連接。

上述的一種低功耗的逐次逼近模數轉換器電路，其特征在于：所述時序控制器的COMP_EN2信號端與控制比較器連接并控制比較器開啟或關閉。

上述的一種低功耗的逐次逼近模數轉換器電路，其特征在于：所述時序控制器的SW_SP2信號端與第一控制開關、第二控制開關連接并控制第一控制開關、第二控制開關進行采樣。

本發明的有益效果是：

本發明由于整個逐次逼近模數轉換器的靜態功耗主要集中在比較器上，因此，在轉換過程中有選擇性關閉比較器從而達到節省功耗的目的，同時不影響模數轉換器的轉換精度和速度。

以下將結合附圖對本發明的構思、具體結構及產生的技術效果作進一步說明，以充分地了解本發明的目的、特征和效果。

附圖說明

圖1是本發明的逐次逼近模數轉換器電路結構框圖。

圖2是本發明的逐次逼近模數轉換器電路中時序控制器產生的時序信號的邏輯關系圖。

具體實施方式

如圖1所示，一種低功耗的逐次逼近模數轉換器電路，其特征在于：包括時序控制器201、逐次逼近控制邏輯模塊203、比較器204、數模轉換器205、第一控制開關202和第二控制開關206，所述時序控制器201與第一控制開關202、第二控制開關206、逐次逼近控制邏輯模塊203、比較器204連接，所述比較器204輸出端與逐次逼近控制邏輯模塊203數據信號輸入端連接，所述比較器204的一個輸入端連接第一控制開關202，所述比較器204的另一輸入端與數模轉換器205的輸出端連接，所述比較器204的另一輸入端還與第二控制開關206連接，所述逐次逼近控制邏輯模塊203的控制信號輸出端與數模轉換器205輸入端連接。

本實施例中，所述時序控制器201的CLK2信號端與逐次逼近控制邏輯模塊203的時鐘信號輸入端連接，所述時序控制器201的COMP_EN2信號端與控制比較器204連接并控制比較器204開啟或關閉。

此外，所述時序控制器201的SW_SP2信號端與第一控制開關202、第二控制開關206連接并控制第一控制開關202、第二控制開關206進行采樣。

參見附圖1是本發明所述的逐次逼近模數轉換器。該結構中數模轉換器205兼具了采樣保持和模數轉換的功能，一般采用電荷再分布式的模數轉換器實現。比較器204的一個輸入端通過第一控制開關202接共模信號VCM；比較器204的另一輸入端接數模轉換器205的輸出VDAC2；比較器204的輸出送給逐次逼近控制邏輯203。

第二控制開關206可以對輸入信號VIN進行采樣并疊加在模數轉換器205的輸出VDAC2上；逐次逼近邏輯203根據比較器204的輸出DATA2來產生數模轉換器205的控制信號DSW2，控制數模轉換器205輸出VDAC2，同時產生轉換碼值DOUT2；時序控制器201，可以產生時序信號控制上述模塊工作；SW_SP2可以控制第一控制開關202、第二控制開關206進行采樣；COMP_EN2信號控制比較器204開啟或關閉；CLK2信號提供給逐次逼近邏輯203作為時鐘信號。

參見附圖2是本發明所述逐次逼近型模數轉換器中時序控制器201產生的時序信號的邏輯關系圖。CLK2是用于同步的時鐘信號，作為時序基準用于驅動各個時序電路工作。SW_SP2是采樣控制信號，SW_SP2為邏輯高時，逐次逼近模數轉換器進入采樣階段phase21， SW_SP2為邏輯低后，逐次逼近模數轉換器進入轉換階段phase22，此時在逐次逼近邏輯203的控制下，比較器204和數模轉換器205逐次比較完成模數轉換過程。COMP_EN2信號是比較器204的使能信號，COMP_EN2為高時比較器使能打開，COMP_EN2為0時比較器關閉。

和通常做法不同的是，此時COMP_EN2并不是在phase21和phase22全程都是為高，也就是說比較器204并不會一直打開，而在是采樣階段phase21，有選擇性地使COMP_EN2為低從而關閉比較器204。附圖2中SW_SP2變高進入采樣階段phase21時COMP_EN2變低，從而關閉比較器204；當SW_SP2變低進入轉換階段phase22之前一個ΔT時間COMP_EN2變高，開啟比較器204，預留ΔT時間來給信號建立，準備進行比較。

由于整個逐次逼近模數轉換器的靜態功耗主要集中在比較器上，因此，在轉換過程中有選擇性關閉比較器從而達到節省功耗的目的，同時不影響模數轉換器的轉換精度和速度。

以上詳細描述了本發明的較佳具體實施例。應當理解，本領域的普通技術人員無需創造性勞動就可以根據本發明的構思做出諸多修改和變化。因此，凡本技術領域中技術人員依本發明的構思在現有技術的基礎上通過邏輯分析、推理或者有限的實驗可以得到的技術方案，皆應在由權利要求書所確定的保護范圍內。