利用電阻結構的斜坡信號發生器的制作方法

本發明涉及圖像傳感器技術領域，具體涉及一種利用電阻結構的斜坡信號發生器。

背景技術：

斜坡信號發生器在現在的集成電路芯片中應用較多，其主要應用在模擬電路中，例如Σ-ΔADC、積分型ADC中，特別是積分型ADC中，斜坡信號發生器輸出的斜坡信號作為ADC的參考電壓，其精度決定了整個ADC的精度，所以，高精度的斜坡信號發生器是模擬電路設計中的一個很重要的模塊。

傳統的斜坡信號發生器主要有數字模擬轉換器(DAC)結構和積分器結構。積分器結構包括電阻電容(RC)結構和開關電容結構，RC結構需要消耗較大的面積，其輸出斜坡信號的斜率受電阻和電容的絕對值的影響，因而芯片間差異較大，開關電容結構容易受電荷注入、時鐘饋通等非理想因素影響。DAC電路包括電阻結構、電容結構、電流舵結構，電容結構DAC需要消耗較大的面積，電流舵結構DAC在需要做到高精度時也需要消耗較大的面積和功耗，電阻串結構DAC相對來說結構簡單，精度較高。

電阻串結構的DAC電路單調性較好，且電阻相對于電容來說消耗的面積更小。本發明是在傳統的電阻串結構的DAC電路的基礎上做了改進，為簡單起見，下面的說明主要以3bit的DAC結構為例說明。圖1和圖2所示分別為兩種傳統的電阻串結構的DAC電路結構。如圖1所示，該DAC電路在電阻串上產生不同的電壓，然后通過三級開關選通一個電壓，該電壓經模擬緩沖電路后輸出，輸入控制碼b2b1b0依次從全0變化至全1，則可輸出斜坡電壓信號，但該電路由于電壓節點至模擬緩沖器輸入端的路徑較長，寄生電阻電容較大，因而該結構的速度收到很大限制，另外，由于輸入碼變化時不可能完全同步，所以可能會出現兩個電壓節點短暫短接的可能，這樣會造成輸出電壓較大的毛刺，影響了輸出信號的精度。圖2所示電阻串DAC結構中將圖1中所示的三級開關減少至一個開關，并使用譯碼器對輸入數字碼進行譯碼，替代開關網絡，使寄生電阻和寄生電容顯著降低，轉換速度得到明顯改善，但這種結構仍然可能會使輸出出現毛刺，且當需要的臺階增多時，譯碼器結構更加復雜，另外，當需要的臺階不是2N(N為整數)時，譯碼器結構會更加復雜。

如何在電阻串結構DAC實現的斜坡發生器的基礎上，改進結構和電路，解決掉以上提到的一些問題，對于高精度斜坡發生器的實現很重要。

技術實現要素：

為了克服以上問題，本發明旨在提供一種利用電阻結構的高精度斜坡信號發生器。

為了達到上述目的，本發明提供了一種一種斜坡信號發生器，包括：移位寄存器模塊、移位寄存器控制模塊、電阻陣列、開關以及模擬電壓緩沖器；其中，電阻陣列與開關一一對應連接，移位寄存器模塊控制各個開關的啟閉，移位寄存器控制模塊向移位寄存器模塊發送動作執行信號；移位寄存器控制模塊的啟閉由時鐘信號和開始信號來控制；將開關導通的連線均連接至一節點(V-SEL)，該節點與模擬電壓緩沖器的輸入端相連，模擬電壓緩沖器的輸出端向外輸出電壓信號。

優選地，所述動作執行信號包括斜坡開始信號(ST)，復位信號(RST)，第一時鐘信號(CKS1)，第一時鐘信號的反相第二時鐘信號(CKS2)，第二時鐘信號的反相偶數單元選通信號(CK-EVEN)和奇數單元選通信號(CK-ODD)。

優選地，所述移位寄存器模塊由多個單元級聯而成，級聯的單元的個數由所需的電壓臺階的個數決定。

優選地，所述級聯的單元分為奇數單元和偶數單元，奇數單元所連接的信號和偶數單元所連接的信號不一樣。

優選地，移位寄存器模塊中的每個所述單元由1個或非門、1個與門、1個反相器和2個開關組成；開關采用CMOS互補傳輸門實現。

優選地，所述移位寄存器控制模塊包括：時鐘信號輸入端(CLK)、開始信號輸入端(START)，非交疊時鐘產生電路和多個觸發器(DFF)；時鐘信號輸入端與開始信號輸入端均與第一個觸發器相連接，所述第一個觸發器與非交疊時鐘產生電路相連接，開始信號輸入端與第二個觸發器相連，第二個觸發器與第三個觸發器相連，第三個觸發器與第四個觸發器相連，時鐘信號輸入端還控制第二個觸發器、第三個觸發器和第四個觸發器的工作，第二個觸發器用于采樣開始信號輸入端的信號，第三個觸發器和第四個觸發器將第二個觸發器的輸出信號延遲兩個時鐘周期，第四個觸發器的輸出經反相器后與第二個觸發器的輸出一同連接至一與非門，所述與非門連接輸出端。

優選地，非交疊產生電路具有兩個非交疊時鐘電路(CK-EVEN、CK-ODD)、相互之間具有周期間隔的兩個時鐘及二者的反向時鐘。

本發明利用電阻結構實現的高精度斜坡信號發生器的優點包括：電路結構簡單，節省了面積；避免了相鄰選通信號間的交疊，從而避免了傳統結構中由于選通信號交疊而可能出現的輸出電壓的毛刺，提高了輸出斜坡電壓信號的精度；由于選通信號的路徑延時較短，可以較傳統結構實現更高的速度；輸入信號較少，控制簡單。使用靈活，很方便實現輸出的臺階數不為偶數個。

附圖說明

圖1為一種傳統的3bit電阻串DAC結構示意圖

圖2是一種改進型傳統3bit電阻串DAC結構示意圖

圖3是本發明的一個較佳實施例的利用電阻結構實現的高精度斜坡信號發生器在有M個電壓臺階時的電路結構示意圖

圖4是本發明的一個較佳實施例的利用電阻結構實現的高精度斜坡信號發生器在有8個電壓臺階時的電路結構示意圖

圖5是圖4所提出的電路中shift register模塊中的移位寄存器電路單元結構圖

圖6是圖4所提出的電路中shift register模塊的電路結構圖

圖7是圖4所提出的電路中shift register ctrl模塊的一種實現電路的結構示意圖

圖8是圖4所示的電路結構的內部關鍵節點時序示意圖

具體實施方式

本發明中，斜坡信號發生器包括：移位寄存器模塊、移位寄存器控制模塊、多個電阻陣列、多個開關以及模擬電壓緩沖器；其中，如圖3所示，N個電阻陣列與開關一一對應連接，移位寄存器模塊控制各個開關的啟閉，移位寄存器控制模塊向移位寄存器模塊發送動作執行信號；移位寄存器控制模塊的啟閉由時鐘信號和開始信號來控制；將開關導通的連線均連接至一節點V-SEL，該節點與模擬電壓緩沖器的輸入端相連，模擬電壓緩沖器的輸出端向外輸出電壓信號。

以下結合附圖4～8和具體實施例對本發明作進一步詳細說明。需說明的是，附圖均采用非常簡化的形式、使用非精準的比例，且僅用以方便、清晰地達到輔助說明本實施例的目的。

本實施例中，以具有8個電壓臺階的斜坡信號發生器為例進行說明，但這不用于限制本發明的范圍。

請參閱圖4，其中，OUT<0>～OUT<7>分別為控制選通V0～V7節點的電壓。本實施例的斜坡信號發生器包括：移位寄存器模塊、移位寄存器控制模塊、電阻陣列、開關以及模擬電壓緩沖器；其中，電阻陣列與開關一一對應連接，移位寄存器模塊控制各個開關的啟閉，移位寄存器控制模塊向移位寄存器模塊發送動作執行信號；移位寄存器控制模塊的啟閉由時鐘信號和開始信號來控制；將開關導通的連線均連接至一節點(V-SEL)，該節點與模擬電壓緩沖器的輸入端相連，模擬電壓緩沖器的輸出端向外輸出電壓信號。本實施例中，動作執行信號包括斜坡開始信號(ST)，復位信號(RST)，第一時鐘信號(CKS1)，第一時鐘信號的反相第二時鐘信號(CKS2)，第二時鐘信號的反相偶數單元選通信號(CK-EVEN)和奇數單元選通信號(CK-ODD)。

請參閱圖6，移位寄存器模塊由但不限于為八個單元級聯而成，級聯的單元的個數由所需的電壓臺階的個數決定。這里，級聯的單元分為奇數單元和偶數單元，奇數單元所連接的信號和偶數單元所連接的信號不一樣，主要是為了使用非交疊時鐘。本實施例中，請參閱圖5，移位寄存器模塊中的每個所述單元由1個或非門、1個與門、1個反相器和2個開關組成；開關采用CMOS互補傳輸門實現。

圖7所示為移位寄存器控制模塊的電路結構，移位寄存器控制模塊包括：時鐘信號輸入端(CLK)、開始信號輸入端(START)，非交疊時鐘產生電路和多個差分模塊(DFF)；時鐘信號輸入端與開始信號輸入端均與第一個觸發器相連接，第一個觸發器與非交疊時鐘產生電路相連接，開始信號輸入端與第二個觸發器相連，第二個觸發器與第三個觸發器相連，第三個觸發器與第四個觸發器相連，時鐘信號輸入端還控制第二個觸發器、第三個觸發器和第四個觸發器的工作，第二個觸發器用于采樣開始信號輸入端的信號，第三個觸發器和第四個觸發器將第二個觸發器的輸出信號延遲兩個時鐘周期，第四個觸發器的輸出經反相器后與第二個觸發器的輸出一同連接至一與非門，與非門連接輸出端。其中，非交疊產生電路具有兩個非交疊時鐘電路(CK-EVEN、CK-ODD)、相互之間具有周期間隔的兩個時鐘及二者的反向時鐘。這里的移位寄存器控制模塊主要通過輸入時鐘信號CLK和斜坡產生的開始信號START產生移位寄存器所需要的控制信號。START信號為低時，DFF1處于reset狀態，輸出均為固定電平。START變為高電平時，DFF1將CLK分頻，再通過非交疊時鐘產生電路產生兩相非交疊時鐘CK_EVEN、CK_ODD，CLK與節點6、7處的兩相交疊時鐘產生占空比均約為25％、高電平間隔約為半個CLK周期的兩個時鐘CKS1、CKS2，及其反向時鐘，具體波形見圖8。ST信號為移位寄存器開始傳遞的指示信號，產生方式為檢測START信號的上升沿，DFF2的作用為采樣START信號，DFF3、DFF4為將DFF2的輸出delay兩個CLK周期，再將DFF4的輸出信號的反向信號與DFF2的輸出信號做與非的邏輯，即得到低電平寬度為兩個CLK周期的ST信號。

圖4所示的本實施例的斜坡發生器的工作過程可結合圖6和圖8的波形圖說明。其中，CLK和START為輸入信號，通過移位寄存器控制模塊產生ST、RST、CKS1、CKS2、CK_EVEN、CK_ODD,其中RST、分別為START、CKS1、CKS2信號的反向信號，在波形圖中未標出。首先由START信號產生ST信號，CKS1采樣ST低電平信號，圖6中所示的Cell<0>采樣ST低電平信號后輸出至節點42，然后Cell<1>由CKS2控制采樣節點42處的信號，Cell<2>在由CKS1控制采樣節點45處的信號。CKS1、CKS2交替采樣，如圖8所示，預留給采樣的時間至少有半個CLK周期，采樣時鐘頻率很容易做到高頻。由于移位寄存器傳遞的信號最終輸出至OUT<0>～OUT<7>還要與CK_ODD、CK_EVEN相與，而CK_ODD、CK_EVEN為非交疊時鐘，所以最終的OUT<0>～OUT<7>輸出也為高電平非交疊的信號。這樣斜坡發生器不會出現兩個電壓被同時選中的情況，因而大大減小了輸出信號的毛刺，提高了精度。END信號為移位寄存器最后的單元傳遞出的信號，可作為傳遞完畢的指示信號。

請再次參閱圖3，圖3為本發明的一個較佳實施例的電阻結構實現的高精度斜坡信號發生器在有M個電壓臺階時的電路結構示意圖，其中的移位寄存器(shift register)的單元個數為M個，每個單元的電路如圖4所示，移位寄存器控制(shift register ctrl)模塊的電路如圖6所示。臺階個數M按需要可以為任意整數，應用較靈活。

雖然本發明已以較佳實施例揭示如上，然實施例僅為了便于說明而舉例而已，并非用以限定本發明，本領域的技術人員在不脫離本發明精神和范圍的前提下可作若干的更動與潤飾，本發明所主張的保護范圍應以權利要求書為準。