逐次逼近adc超低功耗電容陣列及其邏輯控制方法
【技術領域】
[0001] 本發明屬于集成電路技術領域，尤其涉及一種用于逐次逼近ADC的超低功耗電容 陣列及其邏輯控制方法。
【背景技術】
[0002] 以電容陣列為主體結構的電荷再分配型逐次逼近（SAR)ADC憑借其低功耗優勢獲 得了廣泛應用，隨著CMOS集成電路設計技術的進步及工藝特征尺寸的減小，SoC規模越來 越大，尤其在神經信號記錄（EEG、EC0G等）植入式生物電子學系統中，嵌入其中的ADC需要 具備超低功耗、小型化的特點，傳統的電荷再分配型SARADC電容陣列的規模隨ADC位數呈 指數倍增長，不利于面積、功耗以及速度優化。圖1所示的是傳統N-bit全差分電荷再分配 型SARADC結構，其電容陣列共包括2N+1個單位電容。一方面，受匹配精度以及噪聲性能的 約束，不僅電路面積較大，工藝成本高，而且電容陣列的動態功耗較大；另一方面，大規模的 電容陣列，致使SARADC的輸入電容較大，不僅影響ADC采樣速率的提高，而且要求模擬前 端（AFE)電路具有較強的驅動能力，影響AFE電路以及整個SoC的低功耗優化。
【發明內容】
[0003] 本發明的目的在于克服上述現有技術的缺點，提供一種逐次逼近ADC超低功耗電 容陣列及其邏輯控制方法，其具有超低功耗、小型化電容陣列及邏輯控制方式，能顯著降低 SARADC的功耗，減小芯片面積，節省成本，同時能提高電容陣列匹配性設計的靈活性。
[0004] 本發明的目的是通過以下技術方案來實現的：
[0005] 本發明的逐次逼近ADC超低功耗電容陣列，包括兩組分別連接在比較器的兩輸入 端的（N-2)-bit二進制電容陣列，每組（N-2)-bit二進制電容陣列通過開關陣列連接電壓 基準V^V^Gnd;每組（N-2)-bit二進制電容陣列由電容QCpQ、……CN2連接組成，其 中N為自然數；第一組（N-2)-bit二進制電容陣列的電容C。、^、^、……CN2的一端分別連 接差分輸入信號V1P，各電容的另一端分別通過開關陣列中的開關連接至電壓基準Vraf， Gnd;第二組（N-2)-bit二進制電容陣列的電容C。、Q、C2、……CN2的一端分別連接差分輸 入信號Vin，另一端分別通過開關陣列中的開關連接至電壓基準Vraf，VM，Gnd;比較器的輸出 端連接逐次逼近邏輯控制單元SARLogic，根據比較器的輸出，所述逐次逼近邏輯控制單元 SARLogic在時鐘信號elk和soc的作用下實現對電容陣列開關的邏輯控制，并產生ADC的 數字輸出BQ-BN:。
[0006] 進一步，以上C〇=Cp(；= 2C丄pi= 1 ~N-2。
[0007] 進一步，與第一組（N-2)_bit二進制電容陣列連接的開關陣列為第一開關陣列， 第一開關陣列由開關SQp、Slp、S2p、......s(N2：)p組成。
[0008] 進一步，與第二組（N-2)_bit二進制電容陣列連接的開關陣列為第二開關陣列， 第二開關陣列由開關SQn、Sln、S2n、......s(N2)"組成。
[0009] 本發明還提出一種上述逐次逼近ADC超低功耗電容陣列的邏輯控制方法：
[0010] ⑴在采樣階段，采取開關陣列時序初始化技術，s(N2)n=S(N2)P="1"，s(N3)n= S(n4)n=......Sln=S〇n= "0"，S(N3)p=S(N4)p=......Slp=S〇p= "0"，根據BN :的結果改變 S(N2) (S(N2)n或者s2)p)的值，輸出較大的電容陣列所對應的最高位開關的控制信號S(N2)由 "1"接至"0"，進而再次比較電容陣列輸出的大小，產生第二位數字輸出BN2;"1"和"0"分 別代表相應開關將其所對應的電容連接至Vraf和Gnd;
[0011] (2)通過采用上極板采樣以及開關陣列邏輯時序初始化技術，在產生最高位和第 二位數字輸出的過程中不需要基準提供能耗；在產生第三位數字輸出BN3時，若為上跳變， 電容陣列開關控制信號由"1〇〇……0"變為"11/21/2……1/2"，能耗為-CN2Vraf2/2 ;若為 下跳變，電容陣列開關控制信號由" 100……0"變為" 1/200……0"，能耗也為-CN2Vraf2/2 ; " 1/2 "代表相應開關將其所對應的電容連接至V。^，VM=Vraf/2。
[0012] 進一步，以上方法中，在產生前三位的數字輸出BNi_BN3之后，在后續的轉換過程 中電容陣列采取單調切換邏輯控制方式，每個時鐘周期內僅有一個電容發生連接關系的變 化。
[0013] 進一步，以上根據第二位數字輸出BN2的不同，電容陣列的共模輸出電平的變化呈 現兩種趨勢：
[0014] 1)若BN2輸出邏輯1，電容陣列需要發生上跳變以產生第三位輸出BN3，電容陣列 共模輸出電平在逐次逼近過程中逐漸逼近V"f/2 ;
[0015] 2)若BN2輸出邏輯0,電容陣列需要發生下跳變以產生第三位輸出BN3，電容陣列 共模輸出電平在逐次逼近過程中逐漸逼近V"f/4。
[0016] 本發明具有以下有益效果：
[0017] 本發明提供的電容陣列結構具有明顯的優勢，電容陣列規模和開關數目僅為傳統 電荷再分配結構的25%和38. 5%，在不考慮寄生電容能耗的情況下，電容陣列能耗僅為傳 統結構的1.2%，在考慮寄生電容能耗的情況下，以Cpt= 0.lCtot，Cpb= 0. 15C為例，本發明 提供的電容陣列的能耗僅為傳統電荷再分配結構的1. 4%。
【附圖說明】
[0018] 圖1為傳統電荷再分配型SARADC結構；
[0019] 圖2為本發明的新型SARADC結構；
[0020] 圖3為本發明的4-bitA/D轉換實施例；
[0021]a，最高兩位數字輸出的產生，
[0022]b，最低兩位數字輸出的產生；
[0023] 圖4為本發明實施例中邏輯控制方式對轉換波形的改善；
[0024] 圖5為本發明實施例中邏輯控制方式對寄生電容功耗的改善；
[0025] 圖6為本發明10-bit實施例和傳統電荷再分配結構的能耗曲線；
【具體實施方式】
[0026] 本發明首先提出逐次逼近ADC超低功耗電容陣列：包括兩組分別連接在比較器的 兩輸入端的（N-2)-bit二進制電容陣列，每組（N-2)-bit二進制電容陣列通過開關陣列連 接電壓基準Vraf，V。^，Gnd;每組（N-2) -bit二進制電容陣列由電容C。、Q、C2、……CN2連接 組成，其中N為自然數；第一組（N-2)-bit二進制電容陣列的電容……CN2的一 端分別連接差分輸入信號V1P，各電容的另一端分別通過開關陣列中的開關連接至電壓基準 Vraf，VM，Gnd;第二組（N-2)-bit二進制電容陣列的電容C。、Q、C2、……CN2的一端分別連 接差分輸入信號Vin，另一端分別通過開關陣列中的開關連接至電壓基準Vraf，VM，Gnd;比較 器的輸出端連接逐次逼近邏輯控制單元SARLogic，根據比較器的輸出，所述逐次逼近邏輯 控制單元SARLogic在時鐘信號elk和soc的作用下實現對電容陣列開關的邏輯控制，并 產生ADC的數字輸出BQ-BN1。
[0027] 其中以上CQ=CpC1= 2Cipi= 1~N-2。與第一組（N-2)_bit二進制電容陣 列連接的開關陣列為第一開關陣列，第一開關陣列由開關S^s^s%、……S(N2)P組成。與 第二組（N-2)-bit二進制電容陣列連接的開關陣列為第二開關陣列，第二開關陣列由開關 S〇n、Sln、S2n、......s(N 加組成。
[0028] 基于以上逐次逼近ADC超低功耗電容陣列的邏輯控制方法如下：
[0029] (1)在采樣階段，采取開關陣列時序初始化技術，S(N2)n=S(N2)P="1"，s(N3)n = S(n4)n=......Sln=S〇n= "0"，S(N3)p=S(N4)p=......Slp=S〇p= "0"，根據BN :的結果改變 S(N2) (S(N2)n或者s2)p)的值，輸出較大的電容陣列所對應的最高位開關的控制信號S(N2)由 "1"接至"0"，進而再次比較電容陣列輸出的大小，產生第二位數字輸出BN2;"1"和"0"分 別代表相應開關將其所對應的電容連接至Vraf和Gnd;
[0030] (2)通過采用上極板采樣以及開關陣列邏輯時序初始化技術，在產生最高位和第 二位數字輸出的過程中不需要基準提供能耗；在產生第三位數字輸出BN3時，若為上跳變， 電容陣列開關控制信號由"100……0"變為"11/21/2……1/2"，能耗為-CN2Vraf2/2 ;若為 下跳變，電容陣列開關控制信號由" 100……0"變為" 1/200……0"，能耗也為-CN2Vraf2/2 ; " 1/2 "代表相應開關將其所對應的電容連接至V。^，VM=Vraf/2。
[0031] 以上方法中：在產生前三位的數字輸出BNi_BN3之后，在后續的轉換過程中電容陣 列采取單調切換邏輯控制方式，每個時鐘周期內僅有一個電容發生連接關系的變化。根據 第二位數字輸出BN2的不同，電容陣列的共模輸出電平的變化呈現兩種趨勢：
[0032] 1)若BN2輸出邏輯1，電容陣列需要發生上跳變以產生第三位輸出BN3，電容陣列 共模輸出電平在逐次逼近過程中逐漸逼近V"f/2 ;
[0033] 2)若BN2輸出邏輯0,電容陣列需要發生下跳變以產生第三位輸出BN3，電容陣列 共模輸出電平在逐次逼近過程中逐漸逼近V"f/4。
[0034] 下面結合附圖和實施例對本發明做進一步詳細描述：
[0035] 實施例
[0036] 本實施例的逐次逼近ADC超低功耗電容陣列如圖2所示：包括兩組分別連接在比 較器的兩輸入端的（N-2)_bit二進制電容陣列，每組（N-2)_bit二進制電容陣列通過開關 陣列連接電壓基準Vraf，V。^，Gnd;每組（N-2)-bit二進制電容陣列由電容C。、Q、C2、…… CN2連接組成，其中N為自然數；第一組（N-2)-bit二進制電容陣列的電容…… CN2的一端分別連接差分輸入信號V1P，各電容的另一端分別通過開關陣列中的開關連接至