基于fpga實現的萬兆網tcp協議卸載引擎toe的系統的制作方法
【技術領域】
[0001 ]本發明涉及萬兆網高性能TCP/IP協議棧領域，具體涉及一種基于FPGA實現的萬兆網TCP協議卸載引擎TOE的系統。
【背景技術】
[0002]隨著網絡技術，尤其是光纖技術的快速發展，光纖通信網絡等高速通信網絡正迅速成為主要的網絡傳輸手段，網絡帶寬也不斷提升。網絡應用的性能需求表現為高吞吐率、低延遲、高帶寬、低主機開銷和低存儲開銷等特點。根據Thumb定律，傳輸Ibit數據大約需要IHertz的CPU性能，因此隨著千兆以太網和萬兆以太網的出現，CPU資源的消耗越來越大。此夕卜，由于大多數操作系統均為非實時操作系統，采用CPU作為協議棧的主要處理平臺，其調度及緩存的時延也隨著網絡帶寬的提升而逐漸成為低延遲要求的專用網絡中越來越不可忍受的問題。為此，研究人員提出了 TCP協議卸載引擎TOE技術，即將TCP協議棧的處理轉移到硬件實現，從而有效加速網絡協議處理速度，釋放CPU資源，降低處理時延。
[0003]TOE技術的基本思想是分擔CPU對網絡協議的處理，將協議處理過程放到高速網卡或者專用網絡處理卡等硬件上完成，其中包括TCP、IP、UDP、ARP、ICMP等子協議的處理。將原來通過CPU軟件方式處理的TCP/IP協議放在硬件上處理，能夠將應用和網絡協議分離處理，從而使以太網環境中應用服務器的(PU資源利用率大大提高，顯著地改善服務器性能。
[0004]目前國內外實現TOE技術主要還是采用嵌入式方式。嵌入式TOE采用專用電路實現，結構上接近于計算機，具備處理器、固件、存儲器、數據傳輸總線、實時操作系統以及PHY/MAC接口。主機CPU上的TCP/IP協議棧處理改由嵌入式TOE實時操作系統的內部協議棧執行。這種方案不僅能支持TCP/IP協議棧的卸載，對實時操作系統支持的其他類型協議棧的卸載同樣有效。嵌入式TOE方案具有很大靈活性，固件可以方便地運用ROM芯片進行升級，從而通過固件的簡單更新就可以增加新功能來適應特殊的處理環境。但因為同樣是通過處理器機制實現，CPU方案的缺陷在這種方案中仍然存在，其所帶來的性能提升相對有限。當面臨大規模高速數據應用的多個套接字連接要求時，突然攀升的大量數據傳輸要求會急劇加大對處理器資源的消耗，同時這個方式在多個應用端口并發處理時，其處理器的調度時延使得延遲的不可控性極大地加劇，并迅速降低網絡性能，增加網絡丟數的可能性。因此這類技術大多用于對網絡性能提升有要求但要求不高的場合。
[0005]采用FPGA為主實現TOE技術在國內外也有相關報道，主要集中在兩個方面:一種是百兆網或千兆網的TCP/UDP協議實現，但該實現不僅在速度上無法滿足萬兆傳輸需求，而且僅能實現I個或2個網絡連接，因而在高速應用上大大受限；另一種是實現MAC層上的單萬兆連接，但這種連接需要依賴接收方網卡的混雜模式支持，不僅最高速度受限，而且通用性差。
【發明內容】
[0006]本發明的目的是為了改善上述問題，提供一種基于FPGA實現的萬兆網TCP協議卸載引擎TOE的系統。
[0007]為了實現上述目的，本發明采用的技術方案如下:
基于FPGA實現的萬兆網TCP協議卸載引擎TOE的系統，包括用于實現TCP/IP協議棧及萬兆網MAC層的FPGA，與FPGA相連的萬兆網PHY芯片，與FPGA相連并用于充當萬兆網傳輸介質的1G光收發模塊，以及與FPGA相連用于數據緩存的DDR外部存儲器。
[0008]進一步地，還包括與FPGA相連用于與計算機互聯的PCIE高速總線接口，以及與FPGA相連用于與設備互聯的FMC接口或/和CPCI接口。
[0009]再進一步地，所述FPGA包括TCP協議發送模塊、UDP協議發送模塊、IP協議發送模塊、TCP協議接收模塊、UDP協議接收模塊、IP協議接收模塊、ICMP協議模塊、ARP協議模塊、PCIE接口發送模塊、PCIE接口接收模塊、FMC接口發送模塊、FMC接口接收模塊、套接字數據收發應用模塊。
[0010]更進一步地，所述光收發模塊上還連接有用于接入萬兆網的1G光收發接口。
[0011]本發明與現有技術相比，具有以下優點及有益效果:
本發明采用FPGA并行處理機制，可以最大限度的解決網絡延遲的動態平衡，最高效地并行處理多個套件字業務和相應的網絡數據收發服務器。
[0012]本發明用于常規計算機中，可以徹底將CPU從網絡數據業務中脫離出來，極大改善了CPU在大數據量網絡業務應用中的高負荷現狀;同時，本發明提供沒有處理器資源但卻存在高速數據網絡收發需求的相關產品直接接入網絡應用的可能，從而節省相關產品通過其它手段中轉到萬兆網絡的開支費用。
【附圖說明】
[0013]圖1為本發明的結構框圖。
[0014]圖2為本發明的邏輯組成框圖。
【具體實施方式】
[0015]下面結合實施例對本發明作進一步說明，本發明的實施方式包括但不限于下列實施例。
實施例
[0016]如圖1所示，基于FPGA實現的萬兆網TCP協議卸載引擎TOE的系統，包括用于實現TCP/IP協議棧及萬兆網MAC層的FPGA，與FPGA相連的萬兆網PHY芯片，與FPGA相連并用于充當萬兆網傳輸介質的1G光收發模塊，以及與FPGA相連用于數據緩存的DDR外部存儲器。還包括與FPGA相連并用于與計算機互聯的PCIE高速總線接口，以及與FPGA相連并用于與設備互聯的FMC接口、CPCI接口等等;所述光收發模塊上還連接有用于接入萬兆網的1G光收發接口，作為一種優選，可選用XAUI接口。
[0017]本發明的FPGA可實現傳輸層UDP協議、傳輸層TCP協議、網絡層IPv4協議、網絡層ARP協議、網絡層ICMP協議、萬兆網數據鏈路層功能。TCP協議實現功能主要包括連接管理功能、確認應答功能、超時重發功能、發送窗口滑動功能、流量控制功能。
[0018]如圖2所示，本實施例的FPGA包括TCP協議發送模塊、UDP協議發送模塊、IP協議發送模塊、TCP協議接收模塊、UDP協議接收模塊、IP協議接收模塊、ICMP協議模塊、ARP協議模塊、PCIE接口發送模塊、PCIE接口接收模塊、FMC接口發送模塊、FMC接口接收模塊、套接字數據收發應用模塊、CPCI接口發送模塊、CPCI接口接收模塊。具體的連接方式可見圖2所示。
[0019]值得說明的是，本發明創新性地采用FPGA實現TCP/IP協議棧，通過硬件的方式來替代了傳統處理器加操作系統實現的軟TCP/IP協議棧。本發明既有效提高了 TCP/IP協議棧的處理速度，又實現了萬兆網絡傳輸的平穩均衡性，最主要實現了計算機應用與網絡協議的分離。本發明可作為計算機的協處理模塊，替代傳統計算機處理器需要完成的網絡協議功能，極大地釋放處理器在網絡協議處理上的高消耗;該模塊還可作為網絡接入模塊獨立配備在相關產品上，使得沒有處理器資源的硬件產品也能以標準萬兆網絡終端的身份進入到以太網環境中，正常的進行萬兆網絡業務的交互。
[0020]本發明的實現方式如下:
當網絡連接建立時，上層系統通過向套接字數據收發應用模塊下發建立網絡連接請求，而自動激活ARP地址解析、TCP建聯等一系列與遠端網絡設備建立連接的操作。
[0021]網絡連接釋放時，上層系統通過向套接字數據收發應用模塊下發斷開網絡連接請求，而自動激活TCP斷聯等一系列與遠端網絡設備斷開連接的操作。
[0022]網絡數據發送時，套接字數據收發應用模塊通過PCIE接口接收來自于計算機的源發送數據，或者通過FMC、CPCI接口接收來自于設備的源發送數據;經TCP協議發送模塊或UDP協議發送模塊進行協議封裝，構建成TCP幀或UDP幀;然后經IP協議發送模塊進行協議封裝，構建成IP幀;再由萬兆網MAC發送模塊進行協議封裝，構建成以太網幀;最后通過XAUI接口將以太網幀上傳到外部萬兆網絡環境當中。
[0023]網絡數據接收時，首先通過XAUI接口接收外部萬兆網絡環境送達到本地的以太網幀;經萬兆網MAC接收模塊進行協議解析和重組，還原出IP幀;然后經IP協議接收模塊進行協議解析、去重和重組，還原出TCP幀或UDP幀;再由TCP協議接收模塊或UDP協議接收模塊進行協議解析，還原出原始數據;最后將接收的原始數據通過PCIE接口傳遞給計算機，或者通過FMC、CPCI接口傳遞給設備。
[0024]按照上述實施例，便可很好地實現本發明。值得說明的是，基于上述結構設計的前提下，為解決同樣的技術問題，即使在本發明上做出的一些無實質性的改動或潤色，所采用的技術方案的實質仍然與本發明一樣，故其也應當在本發明的保護范圍內。
【主權項】
1.一種基于FPGA實現的萬兆網TCP協議卸載引擎TOE的系統，其特征在于，包括用于實現TCP/IP協議棧及萬兆網MAC層的FPGA，與FPGA相連的萬兆網PHY芯片，與FPGA相連并用于充當萬兆網傳輸介質的1G光收發模塊，以及與FPGA相連用于數據緩存的DDR外部存儲器。2.根據權利要求1所述的基于FPGA實現的萬兆網TCP協議卸載引擎TOE的系統，其特征在于，還包括與FPGA相連用于與計算機互聯的PCIE高速總線接口，以及與FPGA相連用于與設備互聯的FMC接口或/和CPCI接口。3.根據權利要求1或2所述的基于FPGA實現的萬兆網TCP協議卸載引擎TOE的系統，其特征在于，所述FPGA包括TCP協議發送模塊、UDP協議發送模塊、IP協議發送模塊、TCP協議接收模塊、UDP協議接收模塊、IP協議接收模塊、ICMP協議模塊、ARP協議模塊、PCIE接口發送模塊、PCIE接口接收模塊、FMC接口發送模塊、FMC接口接收模塊、套接字數據收發應用模塊。4.根據權利要求1或2所述的基于FPGA實現的萬兆網TCP協議卸載引擎TOE的系統，其特征在于，所述光收發模塊上還連接有用于接入萬兆網的1G光收發接口。
【專利摘要】本發明公開了一種基于FPGA實現的萬兆網TCP協議卸載引擎TOE的系統。本發明包括用于實現TCP/IP協議棧及萬兆網MAC層的FPGA，與FPGA相連的萬兆網PHY芯片，與FPGA相連并用于充當萬兆網傳輸介質的10G光收發模塊，以及與FPGA相連用于數據緩存的DDR外部存儲器。本發明創新性地采用FPGA實現TCP/IP協議棧，通過硬件的方式來替代了傳統處理器加操作系統實現的軟TCP/IP協議棧。本發明既有效提高了TCP/IP協議棧的處理速度，又實現了萬兆網絡傳輸的平穩均衡性，最主要實現了計算機應用與網絡協議的分離。
【IPC分類】H04L29/06
【公開號】CN105516191
【申請號】CN201610022115
【發明人】劉峰, 李峰
【申請人】成都市智訊聯創科技有限責任公司
【公開日】2016年4月20日
【申請日】2016年1月13日