專利名稱：靜電放電保護電路的制作方法
技術領域：
本發明是提供一種靜電放電(electro static discharge，ESD)保護電路，尤指一種利用漏極無硅化物隔離塊設置的金屬氧化物半導體場效應晶體管(MOSFET)的靜電放電保護電路。
背景技術：
靜電放電(Electro Static Discharge，ESD)是造成大多數的電子組件或電子系統受到過度電性應力(Electrical Overstress，EOS)破壞的主要因素。而靜電放電會導致一種對半導體組件以及計算機系統等形成一種永久性的毀壞，因而影響集成電路的電路功能，而使得電子產品工作不正常。而靜電放電的產生，多是由于人為因素所形成，盡管如此，卻又很難避免人為因素所造成的靜電放電情況，原因在于電子組件或系統在制造、生產、組裝、測試、存放、或搬運的過程中，靜電會累積在人體、儀器、儲放設備之內，甚至電子組件本身也會有靜電的累積。而在不知情的情況下，人體、儀器、或是儲放設備與電子組件間的接觸，將形成了一靜電放電的放電路徑，使得電子組件或系統遭到不可預期的破壞。
為求有效防堵靜電放電電流對電子組件所造成的損害，靜電放電保護電路的使用，用以提供靜電放電電流的排放路徑，便變得不可或缺。而到目前為止，對于靜電保護電路中組件的使用，甚至組件制程中改進的技術上都已經累積了相當多的數據庫可供后繼者參考運用。一般來說，做為靜電放電保護電路的組件，大抵不出逆偏二級管、雙載子晶體管(Bipolar)、金屬氧化物半導體(MOS)組件以及硅控整流器(Silicon-Controlled Rectifier，SCR)等。在這些靜電放電保護電路中，大多是利用組件工作在其一次擊穿(First breakdown)區來排放靜電放電電流。在所謂的一次擊穿區內，靜電放電保護組件仍不會被損傷，然而此擊穿區域是有其極限存在，這極限就是所謂的二次擊穿(Secondarybreakdown)區，當組件因為外加過壓的(Overstress)電壓或電流而進入二次擊穿區后，組件會造成永久性的損壞。此外，同樣可以利用這些組件(如場效應晶體管)的導通，使得場效應晶體管的漏極與源極間能形成一電流接地路徑，而讓靜電放電電流能通過此電流接地路徑傳送到接地零電位上。
一般的靜電放電保護電路都是針對人體放電模式(Human BodyModel，HBM)以及機器放電模式(Machine Model)而設計，然而隨著深次微米(Deepsub-micron)制程技術慢慢變成當今業界的主流，組件充電模式(Charge Device Model，CDM)的靜電放電問題在柵極氧化層(Gate oxide)厚度于0.25微米制程下只有50A時，非常容易對此柵極氧化層造成損害。
所謂的人體放電模式或是機器放電模式都是靜電經由外界的人體或機器經由集成電路腳位(Pin)進入內部電路中，所以一般的靜電保護電路都直接設置在內部電路的輸入或輸出焊接區(Bonding pad)旁，以就近排放靜電放電電流。而組件充電模式的靜電電荷是先儲存在組件浮接的基底(Substrate)，當某一腳位接地時，這些靜電電荷便因此而獲得一放電路徑透過接地的腳位放電出來。此種組件充電模式的靜電放電現象，極容易造成輸入端柵極被打穿，即便是輸入端柵極已經有靜電保護電路的使用，但在很多情形下仍無法導通以排放瞬間產生的組件充電模式靜電放電電流。
請參閱圖1，圖1為應用現有技術的靜電保護電路10的示意圖。靜電保護電路10包含有一主靜電放電箝位電路12、一次靜電放電箝位電路14、一電阻16先與次靜電放電箝位電路14串聯后再與主靜電放電箝位電路12并聯。以及，此靜電放電保護電路10是位于輸入焊接區19側以保護內部電路21不至于因為受到外界輸入的靜電放電電壓23所產生的靜電放電電流25損害輸入級的互補式金屬氧化物半導體晶體管18所影響。當人體放電模式或機器放電模式的靜電放電發生在輸入焊接區19的腳位時，來自于外界的高電位靜電電壓23傳導到輸入級的互補式金屬氧化物半導體晶體管18的柵極，因此次靜電放電箝位電路14的主要功能在于箝位過高的靜電電壓輸入23，以防止互補式金屬氧化物半導體晶體管18的柵極被過高的靜電放電電壓所損傷。但一般的次靜電放電箝位電路14都是利用短信道(Short-channel)的N型金屬氧化物半導體(NMOS)組件來實現，一般都承受不了多大的靜電放電電流25，因此需再加入電阻16以及主靜電放電箝位電路12，以避免過大的靜電放電電流流經短信道NMOS組件所組成的次靜電放電箝位電路14。靜電放電電流25主要依賴主靜電放電箝位電路12來排放，所以需要有較高的電流承受能力的防護組件所組成主靜電放電箝位電路12。但此類組件一般都具有較高的導通電壓或較慢的導通速度，因此又需要次靜電放電箝位電路14的輔助才能夠有效地保護互補式金屬氧化物半導體晶體管18的柵極。然而，此現有技術的靜電放電保護電路10可以等效成較大的電阻與電容的組合，使得對輸入信號而言將相對有較大的RC時間常數延遲，而不適合高頻信號以及電流模式輸入信號的應用。
請參閱圖2，圖2為應用現有技術的靜電放電保護電路50的示意圖。不同于圖1的靜電放電保護電路10在高頻信號或是電流輸入信號上應用的缺陷，靜電放電保護電路50只使用了單級的N型金屬氧化物半導體晶體管51做為箝位靜電放電電流之用，沒有另外一級的靜電放電箝位電路與分流電阻，輸入端的等效輸入電阻將因此而下降，使得此靜電放電保護電路50較圖1的靜電放電保護電路10更適合在高頻信號與電流信號輸入的靜電放電保護中使用。然而，此靜電放電保護電路50是利用了柵極接地的N型金屬氧化物半導體晶體管51為主體，且在沒有如圖1的分流電阻16的設置的情況下，流經此N型金屬氧化物半導體晶體管51的靜電放電電流將不可避免地對此靜電放電保護電路的強健度(Robustness)產生嚴峻的考驗。當有靜電放電電壓54產生時，伴隨而生的靜電放電電流58將經由輸入焊接區56傳導至靜電放電保護電路50，而不至于直接對模擬電路52造成破壞。
但，隨著先進制程如漏極輕摻雜(Light Doped Drain，LDD)以及硅化物擴散(Silicided diffusion)制程的使用，雖然在集成電路的集成度以及運算速度上有所提升，但相對地犧牲了集成電路(不論是內部電路或是應用在靜電放電保護電路)的靜電放電對抗能力。
為了克服因LDD結構所帶來靜電放電對抗能力下降的問題，制程上便發展出靜電放電植入制程(ESD-Implant Process)，其概念乃是在同一互補金屬氧化物半導體(CMOS)制程中，做出兩種不同的NMOS組件，一種是給內部電路用的具有LDD結構的NMOS組件，另一種是給輸入/輸出級使用但不具有LDD結構的NMOS組件。要把這兩種組件結構合并在同一制程中，便需要在原先的制程中再加入一層靜電放電植入用的掩膜，再加上一些額外的制程處理步驟，便可在同一制程中做出不同NMOS組件另外，由于使用靜電放電植入制程所產出的NMOS組件與LDD結構的NMOS組件不同，故需要額外的處理及設計來抽取這種靜電放電植入制程NMOS組件的SPICE參數，以利電路仿真與設計工作的進行。
至于硅化物擴散制程，其主要目的在降低MOS組件在漏極與源極端的串聯雜散電阻，以提升MOS組件的操作速度，進而使CMOS技術可以做到更高頻率的應用。但也由其雜散電阻都很小，使得當靜電放電發生時，靜電放電電流會很容易地傳導到MOS組件的LDD結構，而造成MOS組件的破壞，甚至使用再大尺寸長寬比(W/L)的MOS組件當輸出級，也無法有效地提升其靜電放電的抵抗能力。對此，為了提升輸出級的靜電放電防護能力，在制程上發展出硅化物擴散隔離塊(SilicidedDiffusion Blocking)的制程技術，把輸出級MOS組件中部分的硅化層給去除，這么做將使MOS組件具有較高的源極與漏極電阻，而能有效地提升MOS組件對靜電放電的防護能力。
請參閱圖3A與圖3B，圖3A與圖3B分別為MOS組件的漏極無硅化物隔離塊(Silicide block)設置的布局示意圖和MOS組件的漏極有硅化物隔離塊(Silicide block)設置的布局示意圖。而為了有硅化物隔離塊的設置，且由于布局上的限制，使得漏極(Drain)與源極(Source)間的距離(Spacing)必須要達到能夠設置此硅化物隔離塊的程度。盡管硅化物隔離塊是用來增加漏極與多硅化物柵極(poly gate)間的電阻而能有限流的作用，使得此種MOS組件對于靜電放電的抵抗力能有所增強，但也由于漏極與源極間距離的增大，整個MOS組件的布局也將占據更大的面積(空間)，相對地將影響單一晶圓上所能產生的MOS組件的數目。此外，就輸入端的觀點而言，電阻的增加將連帶使得輸入信號的RC時間常數延遲增加，而不適于高頻信號或是電流信號模式的輸入。
請參閱圖4，圖4為美國專利公開案(US2002/1030390)所揭露的靜電放電保護電路100用來保護內部電路102的示意圖。不論是靜電保護電路100與內部電路102均與至少兩電源線103與104電連接，其中電源線103與104較佳分別為一電源供應線以及一零電位電源線。
靜電放電保護電路100包含有一電源線103與104間的靜電放電保護電路110，其由由一CMOS的反相器112以及一RC延遲器113組成，使得靜電放電電壓所衍生的靜電放電電流能夠循著順偏的二極管對(D1與D2或是D3與D4)或是操作于一次擊穿區(或反轉擊穿(SnapbackBreakdown)區)的電源線間靜電放電保護電路110的基底觸發金屬氧化物半導體晶體管(Substrate-triggered MOS)117而能獲得一靜電放電路徑。CMOS反相器112是用來觸發基底觸發金屬氧化物半導體晶體管117，而基底觸發金屬氧化物半導體晶體管117的柵極是透過一電阻R2與電源線104連接，用于無靜電放電發生時，使此基底觸發金屬氧化物半導體晶體管117保持在關閉的狀態。此靜電放電保護電路是直接設置在輸入焊接區115與內部電路102之間，用來提供靜電放電電流的放電路徑。面結型二極管對D1至D4分別可以等效成一電容Cjn1至Cjn4，而Cjn1與Cjn2是與Cjn3跟Cjn4串聯，也竟是整個等效的電容值會隨著面結型二極管的設置數量增多而下降。
在圖4所示的靜電放電保護電路100中，不論是基底觸發金屬氧化物半導體晶體管117、CMOS反相器112以及RC延遲電路113中的MOS組件(RC延遲電路113中的電容C可由一MOS組件來實現)都必須有前述漏極硅化物隔離塊的設置。當MOS組件的漏極有硅化物隔離塊的設置時，的確可以提高對靜電放電的抵抗力，但隨之上升的等效輸入電阻值將影響此種MOS組件在高頻領域的應用。此外，此種MOS組件所占據的面積也較一般制程沒有硅化物隔離塊設置的MOS組件所占據的面積為大，相對將造成單一晶圓上MOS組件設置數目的下降。
因此，由上可知，現有技術的靜電放電保護電路在實際使用上，顯然具有不便與缺失存在，而可待加以改善。
發明內容
本發明的主要目的在于提供一種靜電放電保護電路，此靜電保護電路是利用漏極無硅化物隔離塊設置的場效應晶體管組件以及當靜電放電產生時，此靜電保護電路的靜電放電箝位電路是把場效應晶體管組件給開啟，使得此場效應晶體管組件的源極與漏極得以提供靜電放電電流一放電(接地)的路徑，而達到保護內部電路不受靜電放電的損害。與現有技術不同的處在于，本發明的靜電放電保護電路的場效應晶體管組件的漏極并無硅化物隔離塊的設置，以減少漏極與柵極間的等效電阻，故能在輸入等效電阻與電容上適合高頻信號與電流信號的輸入，同時又能節省單一場效應晶體管組件所占據的面積。此外在靜電放電的保護上其所量測出的人體放電模式(HBM)與機器放電模式(MM)的抵抗能力亦與現有技術的不相上下。
為了達到上述目的，本發明的靜電放電保護電路包含有一靜電放電箝位電路(ESD clamp circuit)，用來當有靜電放電產生時，提供該靜電放電的一電流接地路徑，以及至少一對PN面結型二極管(PN junctiondiode)，其中一PN面結型二極管的P端以及另一PN面結型二極管的N端是與信號輸入端(輸入焊接區)電連接。其中靜電放電箝位電路包含有至少一場效應晶體管(Field Effect Transistor，FET)，其中場效應晶體管的一漏極(Drain)并沒有硅化物隔離塊(Silicide block)的設置。當有靜電放電產生時，靜電放電箝位電路中用來提供靜電放電電流接地路徑的場效應晶體管是操作于一開啟的狀態。
圖1為現有技術的靜電保護電路的示意2現有技術的另一種靜電放電保護電路的示意3A為MOS組件無硅化物隔離塊設置的布局示意3B為MOS組件有硅化物隔離塊設置的布局示意4為美國專利公開案(US 2002/1030390)所揭露的靜電放電保護電路用來保護內部電路的示意5為本發明的靜電放電保護電路的示意圖其中，附圖標記說明如下200 靜電放電保護電路 202 靜電放電箝位電路203 PN面結型二極管對 205 內部電路
2022 CMOS反相器2024 RC延遲電路2025 耦合電容 2027 場效應二極管具體實施方式
請參閱圖5，圖5為本發明的靜電放電保護電路200包含有一靜電放電電流箝位電路202以及至少一對PN面結型二極管203，以保護內部電路205不至于受到來自于信號輸入端輸入的靜電放電(人體靜電放電或機器靜電放電為主)所損害，而影響其操作。
靜電放電箝位電路202包含有一CMOS反相器(Mp與Mn)2022、一RC延遲電路2024(其中電容C1是以一MOS組件實現)、一耦合電容2025(C2)與一場效應晶體管2027(M)，其中耦合電容C2是與場效應晶體管M的柵極連接，同時場效應晶體管M的漏極為一無硅化物隔離塊設置的形式(如圖3A)。在現有技術所揭露的靜電放電保護電路，其場效應晶體管組件為了增加漏極與柵極間電阻的目的以防止過大的靜電放電電流通過，均有硅化物隔離塊的設置(如圖3B)。而本發明的靜電放電保護電路則無硅化物隔離塊的設置，同樣能在靜電放電對抗上有人體放電模式為7K伏特以及機器放電模式為450伏特的表現。
CMOS反相器2022是當有靜電放電發生時，把場效應晶體管M給開啟，使得場效應晶體管的漏極與源極間提供靜電放電電流的放電接地路徑。此外，耦合電容C2是用來增加場效應晶體管M的開啟效果，原因在于此耦合電容C2可以把在第一電源線上出現的靜電放電電壓給耦合至場效應晶體管M的柵極。第一電源線與第二電源線是分別連接至場效應晶體管M的漏極與源極，其中第一電源線與第二電源線其中之一較佳為一接地零電位(接地)。靜電放電箝位電路2022同樣位于第一電源線與第二電源線之間，用來提供第一電源線與第二電源線間的靜電放電路徑。至少一對的PN面結型二極管，其中之一的N端與另一PN面結型二極管的P端是連接至信號輸入端，兩PN面結型二極管分別等效一寄生面結型電容，此兩面結型電容串接后的等效電容值將因此而下降。隨著PN面結型二極管對的數目的增加，對應于信號輸入端的等效輸入電容值自然隨之下降，但本發明并未特別在PN面結型二極管對的數目上有所要求或限制。
當此靜電放電保護電路200于進行基本的人體放電(HBM)以及機器放電(MM)測試時，由于對信號輸入端而言，靜電的累積有可能是正電荷與負電荷兩種，故對信號輸入端分別輸入一正電壓脈沖(Positivepulse)或是一負電壓脈沖(Negative pulse)使與把第一電源線或第二電源線選擇其中之一接地，而能有PS、NS、PD與ND四種模式可供選擇。當然各信號腳位(不見得是信號輸入端)之間，或是第一電源線與第二電源線乃至于內部電路如果有差動放大對(Differential pair)存在時，都有不同種的靜電放電測試可供進行，以驗證此靜電放電保護電路于真正靜電放電產生時，能形成一對應的靜電放電電流接地路徑，而把靜電放電電流導通至接地零電位所在地(Ground)。
當無靜電放電產生時，PN面結型二極管對中的二極管均保持在逆偏(Reverse biased)但非擊穿(Breakdown)的狀態，使得輸入至信號輸入端的信號能夠被傳遞至內部電路；當有靜電放電產生時，二極管對中的二極管均操作于一順偏(Forward biased)的狀態。RC延遲器2024是用來控制CMOS反相器2022，使得CMOS反相器2022能繼續提供開啟場效應晶體管M的偏壓。
場效應晶體管M的布局將無硅化隔離塊的設置，如圖3A所示。一般來說，運用于靜電保護電路中的場效應晶體管，由于是用來通過靜電放電電流使用(不論其是操作在漏極源極導通狀態或是反轉擊穿狀態)，所以利用硅化物隔離塊的設置以增加等效電阻，使得真正流過此場效應晶體管的電流能減小，以防止本身的損害是在現有技術中所揭露的非常重要的一項晶體管布局的修飾。然而，誠如前述，由于布局上的尺寸限制，當多了硅化物隔離塊的設置就等同于增大設置硅化物隔離塊的場效應晶體管所占據的面積，使得單一晶圓上所能設置的組件數目下降。
與現有技術相比，本發明的靜電放電保護電路中用來提供靜電放電電流接地路徑的場效應晶體管，是無硅化物隔離塊設置的布局形式，同時并以被開啟使得本身漏極源極被導通的方式操作。當無硅化物隔離塊設置時，整個場效應晶體管所將占據的面積將因此而下降，相對地將使得單一晶圓上所能設置的組件數目上升。
以上所述僅為本發明的較佳實施例，其它凡依本發明申請專利范圍所做的均等修飾，皆應屬本發明專利的涵蓋范圍。
權利要求
1.一種靜電放電保護電路，其特征在于包括一對PN面結型二極管，是置有一信號輸入端，以接收輸入該靜電放電保護電路的輸入信號；及一靜電放電箝位電路，是電性連接于該對PN面結型二極管，該靜電放電箝位電路中設置有一晶體管，該晶體管為一漏極無硅化物隔離塊的晶體管；當有靜電放電現象產生時，由該靜電放電箝位電路提供一電流接地路徑將靜電放電電流接地，以避免電路受損害。
2.如權利要求1所述的靜電放電保護電路，其特征在于，其中該靜電放電箝位電路中包含一RC延遲電路；及一反相器，是與該RC延遲電路相連接，并與該晶體管電性連接；由該RC延遲電路控制該反相器，使該反相器于靜電放電產生時，仍持續提供開啟該晶體管所需的偏壓，以導通該晶體管中的漏極與源極，以提供該電流接地路徑。
3.如權利要求1所述的靜電放電保護電路，其特征在于，其中該靜電放電箝位電路所設置的晶體管設置為包含至少一場效應晶體管，且該場效應晶體管的漏極為無硅化物隔離塊的設置。
4.如權利要求1所述的靜電放電保護電路，其特征在于，還包含有一第一電源線與一第二電源線，該第一電源線與一第二電源線分別連接至該晶體管的漏極與源極上。
5.如權利要求4所述的靜電放電保護電路，其特征在于，其中該第一電源線與該第二電源線其中之一電連接至一接地零電位。
6.如權利要求4所述的靜電放電保護電路，其特征在于，其中該靜電放電箝位電路，是用以提供該第一電源線與該第二電源線間的電流接地路徑。
7.如權利要求1所述的靜電放電保護電路，其特征在于，其中該靜電放電偵測電路中，更包含有一耦合電容，其一端是連接至該場效應晶體管的一柵極。
8.如權利要求7所述的靜電放電保護電路，其特征在于，其中當該靜電放電產生時，對應于該靜電放電的電壓，是會通過該耦合電容反應至該晶體管中的柵極。
9.如權利要求1所述的靜電放電保護電路，其特征在于，該靜電放電保護電路與一內部電路電性連接，并包含有一靜電放電箝位電路，該靜電放電箝位電路中包含有至少一場效應晶體管及一耦合電容，該場效應晶體管的一漏極為一無硅化物隔離塊設置的形式；該耦合電容的一端連接至該場效應晶體管的一柵極；及至少一對PN面結型二極管，是為該靜電放電保護電路的輸入端，并與該靜電放電箝位電路電性連接；當有靜電放電產生時，該靜電放電箝位電路提供該靜電放電的一電流接地路徑而將其接地。
10.如權利要求9所述的使用漏極無硅化物隔離塊設置的場效應晶體管的靜電放電保護電路，其特征在于，其中該靜電放電箝位電路中包含一RC延遲電路；及一反相器，是與該RC延遲電路相連接，并與該場效應晶體管電性連接；由該RC延遲電路控制該反相器，使該反相器于靜電放電產生時，仍持續提供開啟該場效應晶體管所需的偏壓，以導通該場效應晶體管中的漏極與源極，以提供該電流接地路徑。
11.如權利要求9所述的使用漏極無硅化物隔離塊設置的場效應晶體管的靜電放電保護電路，其特征在于，更包含有一第一電源線與一第二電源線，該第一電源線與第二電源線分別連接至該場效應晶體管的漏極與源極上。
12.如權利要求11所述的使用漏極無硅化物隔離塊設置的場效應晶體管的靜電放電保護電路，其特征在于，其中該第一電源線與該第二電源線其中之一電連接至一接地零電位。
13.如權利要求11所述的使用漏極無硅化物隔離塊設置的場效應晶體管的靜電放電保護電路，其特征在于，其中該靜電放電箝位電路，是用以提供該第一電源線與該第二電源線間的電流接地路徑。
全文摘要
一種使用漏極無硅化物隔離塊設置的場效應晶體管的靜電放電(Electro Static Discharge，ESD)保護電路，是與一內部電路(Internal circuit)電連接以用來保護該內部電路不至于因為一靜電放電(ESD event)產生而影響其操作，其中內部電路包含有至少一信號輸入端。靜電放電保護電路包含有一靜電放電箝位電路(ESD clamp circuit)，用于當有靜電放電產生時，提供靜電放電的一電流接地路徑；以及至少一對PN面結型二極管(PN junction diode)以疊接(stacked)的方式使得一面結型二極管的P端與另一面結型的N端與信號輸入端電連接。靜電放電筘位電路所包含的至少一場效應晶體管(fieldeffect transisor，FET)的漏極為一無硅化物隔離塊(Non－Silicide block)設置的形式。
文檔編號H05F3/02GK1596058SQ0315673
公開日2005年3月16日 申請日期2003年9月8日 優先權日2003年9月8日
發明者鄭道, 廖學坤 申請人:聯發科技股份有限公司