一種柵極驅動電路及其驅動方法與流程

本發明屬于顯示控制技術領域，具體地說，尤其涉及一種柵極驅動電路及其驅動方法。

背景技術：

隨著平板顯示技術的發展，高分辨率、高對比度、高刷新速率、窄邊框、薄型化已成為平板顯示的發展趨勢。目前，液晶面板仍為平板顯示的主流產品。為了實現液晶面板的窄邊框、薄型化和低成本，goa(gatedriveronarray，陣列基板行驅動技術)的開發與應用已相對成熟。

現有技術中，顯示面板的goa電路一般僅能通過第g(n+2)級柵極驅動電路輸出的的高電位掃描信號才能實現q(n)點復位功能。如果g(n+2)輸出異常時，goa電路第n級的q(n)點就不能被復位而影響下一幀的正常顯示。有時，這種異常還會使得柵極輸出產生多脈沖波形，進而啟動過流保護功能而自動關機。

技術實現要素：

為解決以上問題，本發明提供了一種柵極驅動電路及其驅動方法，用以保證不會因goa控制信號的異常而影響面板正常驅動。

根據本發明的一個方面，提供了一種柵極驅動電路，包括：

上拉控制模塊，用于在向上間隔一級掃描啟動信號控制下，輸入向上間隔一級掃描信號；

上拉模塊，用于在所述上拉控制模塊輸出的向上間隔一級掃描信號控制下，輸入時鐘信號以產生本級掃描信號；

下拉模塊，用于在向下間隔一級時鐘信號的控制下，拉低所述上拉控制模塊的輸出端電位和本級掃描信號電位；

下拉維持模塊，用于在所述上拉控制模塊的輸出端電位和外加信號控制下保持所述上拉控制模塊的輸出端電位和本級掃描信號電位均處于預定低電位。

根據本發明的一個實施例，所述上拉控制模塊包括：

第一晶體管，其柵極用于輸入向上間隔一級掃描啟動信號，源極用于輸入向上間隔一級掃描信號，漏極連接所述上拉模塊。

根據本發明的一個實施例，所述上拉模塊包括：

第二晶體管，其柵極連接所述第一晶體管的漏極，源極用于輸入時鐘信號，漏極用于輸出本級掃描信號。

根據本發明的一個實施例，所述下拉模塊包括：

第三晶體管，其柵極用于輸入向下間隔一級時鐘信號，源極連接所述第二晶體管的的漏極，漏極連接所述預定低電位；

第四晶體管，其柵極用于輸入向下間隔一級時鐘信號，源極連接所述第二晶體管的柵極，漏極連接所述預定低電位。

根據本發明的一個實施例，所述下拉維持模塊包括第一下拉維持子模塊，所述第一下拉維持子模塊包括：

第五晶體管，其柵極用于輸入第一外加信號，源極連接其柵極；

第六晶體管，其柵極連接所述上拉控制模塊的輸出端，源極連接所述第五晶體管的漏極，漏極連接所述預定低電位；

第七晶體管，其柵極連接所述第五晶體管的漏極，源極連接所述第五晶體管的源極；

第八晶體管，其柵極連接所述上拉控制模塊的輸出端，源極連接所述第七晶體管的漏極，漏極連接所述預定低電位；

第九晶體管，其柵極連接所述第七晶體管的漏極，源極連接所述上拉控制模塊的輸出端，漏極連接所述預定低電位；

第十晶體管，其柵極連接所述第七晶體管的漏極，源極連接所述上拉模塊的輸出端及通過耦合電容連接所述上拉控制模塊的輸出端，漏極連接所述預定低電位。

根據本發明的一個實施例，所述下拉維持模塊包括第二下拉維持子模塊，所述第二下拉維持子模塊包括：

第十一晶體管，其柵極用于輸入第二外加信號，源極連接其柵極，所述第二外加控制信號和所述第一外加控制信號交替驅動對應的下拉維持模塊進行工作；

第十二晶體管，其柵極連接所述上拉控制模塊的輸出端，源極連接所述第十一晶體管的漏極，漏極連接所述預定低電位；

第十三晶體管，其柵極連接所述第十一晶體管的漏極，源極連接所述第十一晶體管的源極；

第十四晶體管，其柵極連接所述上拉控制模塊的輸出端，源極連接所述第十三晶體管的漏極，漏極連接所述預定低電位；

第十五晶體管，其柵極連接所述第十三晶體管的漏極，源極連接所述上拉控制模塊的輸出端，漏極連接所述預定低電位；

第十六晶體管，其柵極連接所述第十三晶體管的漏極，源極連接所述上拉模塊的輸出端及通過耦合電容連接所述上拉控制模塊的輸出端，漏極連接所述預定低電位。

根據本發明的一個實施例，還包括復位模塊，所述復位模塊包括第十七晶體管，

所述第十七晶體管的柵極用于輸入復位信號，源極連接所述上拉控制模塊的輸出端，漏極連接所述預定低電位。

根據本發明的一個實施例，還包括掃描啟動信號產生模塊，所述掃描啟動信號產生模塊包括第十八晶體管，

所述第十八晶體管的柵極連接所述上拉控制模塊的輸出端，源極用于輸入所述時鐘信號，漏極用于輸出本級掃描啟動信號。

根據本發明的一個實施例，所述時鐘信號由占空比為1/4、依次延遲1/8時鐘周期的8個子時鐘方波信號組成。

根據本發明的另一個方面，還提供了一種用于驅動柵極驅動電路的方法，包括：

向上拉控制模塊施加向上間隔一級掃描啟動信號，以使得向上間隔一級掃描信號經所述上拉控制模塊輸出；

上拉模塊在所述上拉控制模塊輸出的向上間隔一級掃描信號控制下，以使得時鐘信號通過所述上拉模塊輸出以產生本級掃描信號；

向下拉模塊施加向下間隔一級時鐘信號，以拉低所述上拉控制模塊的輸出端電位和本級掃描信號電位至預定低電位；

向下拉維持模塊施加外加信號，并在所述上拉控制模塊的輸出端的預定低電位配合下，保持所述上拉控制模塊的輸出端電位和本級掃描信號電位均處于所述預定低電位。

本發明的有益效果：

本發明通過通過采用時鐘信號ck下拉q(n)點電位，而不采用掃描信號，可保證不會因goa控制信號的異常而影響面板正常驅動。

本發明的其它特征和優點將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實施本發明而了解。本發明的目的和其他優點可通過在說明書、權利要求書以及附圖中所特別指出的結構來實現和獲得。

附圖說明

為了更清楚地說明本發明實施例中的技術方案，下面將對實施例描述中所需要的附圖做簡單的介紹：

圖1是根據本發明的一個實施例的柵極驅動電路結構示意圖；

圖2是對應圖1的柵極驅動電路輸出時序；

圖3是根據本發明的一個實施例的用于驅動圖1所示電路的方法流程圖。

具體實施方式

以下將結合附圖及實施例來詳細說明本發明的實施方式，借此對本發明如何應用技術手段來解決技術問題，并達成技術效果的實現過程能充分理解并據以實施。需要說明的是，只要不構成沖突，本發明中的各個實施例以及各實施例中的各個特征可以相互結合，所形成的技術方案均在本發明的保護范圍之內。

本發明提供了一種柵極驅動電路，通過采用時鐘信號將q點電位拉低，可以保證不會因掃描信號異常而影響面板正常驅動。如圖1所示為根據本發明的一個實施例的第g(n)級柵極驅動電路結構示意圖，以下參考圖1，以相鄰的g(n-2)、g(n)和g(n+2)級柵極驅動電路為例來對本發明進行詳細說明。g(n-2)、g(n)和g(n+2)……用于驅動奇數序列或偶數序列柵線，由一柵極驅動電路輸出對應的掃描信號；g(n-1)、g(n+1)和g(n+3)……用于驅動對應的偶數序列或奇數序列柵線，由另一柵極驅動電路輸出對應的掃描信號。

如圖1所示，該柵極驅動電路包括上拉控制模塊11、上拉模塊12、下拉模塊13和下拉維持模塊14。其中，上拉控制模塊11用于在向上間隔一級掃描啟動信號st(n-2)控制下，輸入向上間隔一級掃描信號g(n-2)。也就是說，g(n)級柵極驅動電路是在其上間隔一級柵極驅動電路g(n-2)級柵極驅動電路的控制下開始工作的。上拉控制模塊11的輸出端通常標識為q(n)點，其主要用于在st(n-2)控制下，將向上間隔一級掃描信號g(n-2)輸出至q(n)點。

上拉模塊12用于在上拉控制模塊11輸出的q(n)點向上間隔一級掃描信號g(n-2)控制下，輸入時鐘信號ck，以產生本級掃描信號g(n)。

下拉模塊13用于在向下間隔一級時鐘信號ck(n+2)的控制下，拉低上拉控制模塊11的輸出端電位和本級掃描信號電位g(n)。如圖3所示，在輸出g(n)級掃描信號時，上拉模塊12輸入時鐘信號ck1，此時下拉模塊13由時鐘信號ck3控制。在上拉模塊12輸入時鐘信號ck2，此時下拉模塊13由時鐘信號ck4控制，依次類推至上拉模塊12輸入時鐘信號ck7和ck8時，返回由時鐘信號ck1和ck2控制。

下拉維持模塊14用于在上拉控制模塊11的輸出端電位和外加信號lc控制下，保持上拉控制模塊11的輸出端電位和本級掃描信號g(n)的電位均處于預定低電位vss。也就是說，在下拉模塊13將上拉控制模塊11的輸出端電位和本級掃描信號電位拉低至預定低電位vss后，下拉維持模塊14在上拉控制模塊11的輸出端電位和外加信號lc控制下保持上拉控制模塊的輸出端電位和本級掃描信號電位均處于預定低電位vss。

在本發明中，該柵極驅動電路中的下拉模塊13采用向下間隔一級時鐘信號ck(n+2)控制，而不采用g(n+2)進行控制，則在g(n+2)輸出異常時，q(n)通過ck信號被拉低。即使g(n+2)信號發生異常，在下一幀畫面刷新時，柵極驅動電路仍能正常工作。

在本發明的一個實施例中，該上拉控制模塊11包括第一晶體管t11，其柵極用于輸入向上間隔一級掃描啟動信號ck(n-2)，源極用于輸入向上間隔一級掃描信號g(n-2)，漏極連接上拉模塊12。具體工作時，第g(n-2)級柵極驅動電路輸出的掃描啟動信號st(n-2)使得第一晶體管t11打開，第g(n-2)級柵極驅動電路輸出的掃描信號g(n-2)通過第一晶體管t11到達上拉模塊，進而控制上拉模塊12產生本級掃描信號g(n)。

在本發明的一個實施例中，該上拉模塊12包括第二晶體管t21，其柵極連接第一晶體管t11的漏極，源極用于輸入時鐘信號ck，漏極用于輸出本級掃描信號g(n)。具體工作時，上拉控制模塊11輸出的掃描啟動信號st(n-2)打開第二晶體管t21，時鐘信號ck由第二晶體管t21的源極輸出至漏極，從而得到本級掃描信號g(n)。

在本發明的一個實施例中，該下拉模塊13包括第三晶體管t31和第四晶體管t41。其中，第三晶體管t31的柵極用于輸入向下間隔一級時鐘信號ck，源極連接第二晶體管t21的的漏極，漏極連接預定低電位vss。第四晶體管t41的柵極用于輸入向下間隔一級時鐘信號ck，源極連接第二晶體管t21的柵極，漏極連接預定低電位vss。具體工作時，在向下間隔一級時鐘信號ck為高電位時，第三晶體管t31和第四晶體管t41均打開，預定低電位vss通過第三晶體管t31連通上拉控制模塊11的輸出端，通過第四晶體管t41連通上拉模塊12的輸出端，從而將q(n)和g(n)的電位拉至預定低電位vss。例如，

由于向下間隔一級時鐘信號ck只在該級柵極驅動電路輸出掃描信號時為高電平，其余時間為低電平，為保證本級柵極驅動電路在不輸出掃描信號時q(n)和g(n)的電位保持預定低電位，需設置下拉維持模塊來保持q(n)和g(n)處于低電位。在本發明的一個實施例中，該下拉維持模塊14包括包括第一下拉維持子模塊141。該第一下拉維持子模塊141包括第五晶體管t51，其柵極用于輸入第一外加信號lc1，源極連接其柵極。第六晶體管t52的柵極連接上拉控制模塊11的輸出端，源極連接第五晶體管t51的漏極，漏極連接預定低電位vss。第七晶體管t53的柵極連接第五晶體管t51的漏極，源極連接第五晶體管t51的源極。第八晶體管t54柵極連接上拉控制模塊11的輸出端，源極連接第七晶體管t53的漏極，漏極連接預定低電位vss。第九晶體管t42的柵極連接第七晶體管t53的漏極，源極連接上拉控制模塊11的輸出端，漏極連接預定低電位vss。第十晶體管t32的柵極連接第七晶體管t53的漏極，源極連接上拉模塊12的輸出端及通過耦合電容cb連接上拉控制模塊11的輸出端，漏極連接預定低電位vss。

具體的，在輸出第g(3)級掃描信號時，處于高電位的高電位g(3)掃描信號將q(1)和g(1)點電位拉低至vss。此時，第六晶體管t52和第八晶體管t54關閉。施加高電位第一外加信號lc1，第五晶體管t51和第七晶體管t53打開，進而使得第九晶體管t42打開使得q(1)連接至預定低電位vss，使得第十晶體管t32打開使得g(1)連接至預定低電位vss。這樣就可以使q(1)和g(1)一直保持預定低電位，直到輸出高電位g(1)掃描信號。另外，在輸出高電位g(1)掃描信號時，第六晶體管t52和第八晶體管t54打開，使得第九晶體管t42和第十晶體管t32關閉，第一下拉維持子模塊141不發揮作用。

在本發明的一個實施例中，該下拉維持模塊14包括第二下拉維持子模塊142。該第二下拉維持子模塊142包括第十一晶體管t61、第十二晶體管t62、第十三晶體管t63、第十四晶體管t64、第十五晶體管t43和第十六晶體管t33。第十一晶體管t61，其柵極用于輸入第二外加信號lc2，源極連接其柵極，第二外加控制信號lc2和第一外加控制信號lc1交替驅動對應的下拉維持模塊進行工作。第十二晶體管t62的柵極連接上拉控制模塊11的輸出端，源極連接第十一晶體管t51的漏極，漏極連接預定低電位vss。第十三晶體管t63的柵極連接第十一晶體管t51的漏極，源極連接第十一晶體管t51的源極。第十四晶體管t64的柵極連接上拉控制模塊12的輸出端，源極連接第十三晶體管t63的漏極，漏極連接預定低電位vss。第十五晶體管t43的柵極連接第十三晶體管t63的漏極，源極連接上拉控制模塊11的輸出端，漏極連接預定低電位vss。第十六晶體管t33的柵極連接第十三晶體管t63的漏極，源極連接上拉模塊11的輸出端及通過耦合電容cb連接上拉控制模塊11的輸出端，漏極連接預定低電位vss。lc1和lc2是周期為200倍幀周期、占空比為1/2的低頻信號。lc1和lc2相位相差1/2周期，lc1驅動第一下拉維持子模塊141，lc2驅動第二下拉維持子模塊142工作，第一下拉維持子模塊141和第二下拉維持子模塊142交替進行工作。第二下拉維持子模塊142的工作過程與第一下拉維持子模塊141相同，此處不加贅述。

在本發明的一個實施例中，該柵極驅動電路還包括復位模塊15。該復位模塊15包括第十七晶體管t71。該第十七晶體管t71的柵極用于輸入復位信號，源極連接上拉控制模塊11的輸出端，漏極連接預定低電位vss。該第十七晶體管t71用于在外加控制信號reset時，對q(n)點電位進行復位。

在本發明的一個實施例中，該柵極驅動電路還包括掃描啟動信號產生模塊16。該掃描啟動信號產生模塊16包括第十八晶體管t22，該第十八晶體管t22的柵極連接上拉控制模塊11的輸出端，源極用于輸入時鐘信號ck，漏極用于輸出本級掃描啟動信號st(n)。

現有技術中，柵極驅動電路中通常采用占空比為1/2的4個子時鐘方波信號。但是，在本發明中采用占空比1/4、依次延遲1/8時鐘周期的8個子時鐘方波信號組成的時鐘信號，如圖2所示。這樣可以減少每根ck的線路負載，降低錯充風險。同時，采用方波信號下拉可提升下拉模塊中的薄膜晶體管依賴性，延長其工作壽命。另外，通過方波信號ck下拉q(n)點，可提升信號的抗干擾能力，不至于因為某一行的瞬間輸出異常而影響下一幀畫面的輸出。

根據本發明的另一個方面，還提供了一種用于驅動以上所述柵極驅動電路的方法，包括如圖3所示的幾個步驟，其對應的時序圖參見圖2。

首先，在步驟s110中，向上拉控制模塊11施加向上間隔一級掃描啟動信號，以使得向上間隔一級掃描信號經該上拉控制模塊11輸出。在對應g1(1)級柵極驅動電路時，由于無向上間隔一級掃描啟動信號，一般施加一啟動信號stv來使g1(1)級柵極驅動電路開始工作。

接著，在步驟s120中，上拉模塊12在上拉控制模塊11輸出的向上間隔一級掃描信號控制下，以使得時鐘信號通過該上拉模塊輸出以產生本級掃描信號。

接著，在步驟s130中，向下拉模塊13施加向下間隔一級時鐘信號，以拉低上拉控制模塊的輸出端電位和本級掃描信號電位至預定低電位。

接著，在步驟s140中，向下拉維持模塊14施加外加信號，并在上拉控制模塊11的輸出端的預定低電位配合下，保持上拉控制模塊22的輸出端電位和本級掃描信號電位均處于預定低電位。

雖然本發明所公開的實施方式如上，但所述的內容只是為了便于理解本發明而采用的實施方式，并非用以限定本發明。任何本發明所屬技術領域內的技術人員，在不脫離本發明所公開的精神和范圍的前提下，可以在實施的形式上及細節上作任何的修改與變化，但本發明的專利保護范圍，仍須以所附的權利要求書所界定的范圍為準。