液晶顯示設備及goa電路的制作方法
【專利說明】
【技術領域】
[0001]本發明涉及液晶顯不技術領域，特別是涉及一種用于液晶顯不設備的G0A(GateDriver On Array，數組基板行掃描驅動)電路。
【【背景技術】】
[0002]隨著窄邊框設計的日益流行，面板設計的周邊空間被逐漸壓縮，在傳統的G0A電路設計中，每一級G0A電路的布線空間高度h和對應的像素尺寸是一致的，現在4k或者更高PPI(pixel per inch)產品的逐漸普及，像素的尺寸越來越小，留給GOA電路進行布線的空間高度也隨之減小，由于高度收到限制，在布線時只能用更大的寬度來進行彌補，對窄邊框的設計非常不利。
[0003]柵極信號點Q(n)是GOA電路中非常重要的一個電位，當柵極信號點Q(η)為高電位時，G0A電路為打開和輸出的狀態，當柵極信號點Q(n)為低電位時，G0A電路處于關閉狀態，此時的輸出也為對應的柵極信號低電位。
[0004]參考圖1，繪示現有技術的一種G0A電路10架構圖。所述G0A電路10包含多個G0A單元15，相互級聯為多級nGOA單元15，其中第η級G0A單元對對應的一掃描線充電。所述第η級G0A單元15包括時鐘電路100、下拉電路200、自舉電容電路300、上拉電路400以及下拉電路500。基本的架構是由所述時鐘電路100、所述下拉電路200、所述自舉電容電路300以及所述上拉電路400所組成的一基本架構，所述基本架構包括的4個TFT和1個電容，由于非晶硅的可靠性問題，除了基本的架構之外，還會需要用于輔助的所述下拉電路500。所述下拉電路500主要是起到輔助下拉的作用，在柵極線關閉期間確保所述G0A電路輸出和柵極信號點Q(n)處于低電位狀態，提高GOA電路工作時的可靠性。
[0005]現在的設計中，往往會設計兩組輔助下拉電路，它們的作用是當G0A電路處于關閉狀態時對柵極信號點Q(n)進行下拉，使它處于低電位的狀態，保證面板的正常工作和提升信賴性。一般情況下，輔助下拉電路由較多的TFT組件構成，它們占用的空間也比較大，這是非常不利于窄邊框設計的。關于兩組輔助下拉電路的說明，請參考圖2。
[0006]參考圖2以及圖3。圖2，繪示現有技術的另一種G0A電路20架構圖；圖3，繪示圖2的G0A電路的波形圖。與圖1的區別在于，所述下拉電路500包括第一輔助下拉電路510以及第二輔助下拉電路520，所述第一輔助下拉電路510以及所述第二輔助下拉電路520各別由兩個低頻信號LC1和LC2來控制，在不同的時間段內交替工作，確保柵極線G(n)關閉的時候G0A電路的輸出端和柵極信號點Q(n)都能維持低電位。低頻信號LC1和低頻信號LC2兩個信號反相，當低頻信號LC1為高電位時，輔助下來工作由所述第一輔助下拉電路510進行，此時低頻信號LC2為低電位，在若干個幀(Frame)的時間之后，低頻信號LC1切換為低電位，低頻信號LC2切換為高電位，輔助下拉的工作由所述第二輔助下拉電路520來進行。下拉電路500還可以采用其他的形式。圖3是以6級CK信號搭配低頻信號LC1以及低頻信號LC2大約每100個幀切換一次，以產生相對應的柵極線G(n)信號。圖2中的電路一個重要的特點是每一級G0A電路只對應一條柵極線G(η)的輸出。當面板采用高PPI的設計之后，由于柵極線的數量大幅度增加，相應的每一級GOA電路所能占用的最大空間高度會減少，在設計時往往需要增加布線區域的寬度，這樣會造成面板外圍(Border)區變寬，通過犧牲Border區的寬度來換取布線空間，這樣對現在流行的窄邊框設計是非常不利的。
[0007]因此，需要提出一種液晶顯示設備及G0A電路，以克服上述問題。
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【發明內容】
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[0008]本發明的目的在于提供一種用于液晶顯示設備G0A電路。
[0009]為實現上述目的，本發明提供一種用于液晶顯示設備的G0A電路，所述液晶顯示設備包括多條掃描線，所述G0A電路包含多個G0A單元，相互級聯為多級G0A單元，各級的G0A單元對對應的一掃描線充電。所述第η級G0A單元包括ηηη下拉維持電路、上拉電路、自舉電容電路、下拉電路及時鐘電路。
[0010]所述下拉維持電路，連接一柵極信號點。所述上拉電路，通過所述柵極信號點與所述下拉維持電路連接。所述自舉電容電路，通過所述柵極信號點與所述上拉電路連接。所述下拉電路，通過所述柵極信號點與所述自舉電容電路連接。所述時鐘電路，通過所述柵極信號點以及所述η掃描線與所述下拉電路連接，并接收時鐘信號。
[0011]所述下拉維持電路、所述自舉電容電路以及所述下拉電路共同連接至一直流低壓源。
[0012]所述下拉維持電路包括第一晶體管、第二晶體管、第三晶體管以及第四晶體管。
[0013]所述第一晶體管，其包括第一控制端連接至輸入信號點以及第一輸入端連接所述直流低壓源。所述第二晶體管，其包括第二控制端連接至所述第一晶體管的第一輸出端、第二輸入端連接所述直流低壓源以及第二輸出端連接至輸出信號點。所述第三晶體管，其包括第三控制端、第三輸出端以及第三輸入端，所述第三控制端以及所述第三輸出端連接至直流高壓源，所述第三輸入端連接至所述第一輸出端。所述第四晶體管，其包括第四控制端連接至所述柵極信號點、第四輸出端連接至所述第三控制端以及第四輸入端連接至所述輸出信號點，所述輸出信號點連接至所述柵極信號點。
[0014]在一優選實施例中，所述時鐘電路包括第五晶體管以及第六晶體管。所述第五晶體管，其包括第五控制端連接所述柵極信號點，第五輸入端接收η所述時鐘信號以及第五輸出端連接所述η掃描線。所述第六晶體管，其包括第六控制端連接所述柵極信號點、第六輸入端接收所述η時鐘信號以及第六輸出端輸出第η級啟動信號。
[0015]在一優選實施例中，所述自舉電容電路包括第一電容以及第七晶體管。所述第一電容，其兩端連接所述柵極信號點以及所述η掃描線。所述第七晶體管，其包括第七控制端接收一重置信號、第七輸入端連接所述直流低壓源以及第七輸出端連接所述η掃描線。
[0016]在一優選實施例中，所述上拉電路包括第八晶體管。所述第八晶體管，其包括第八控制端接收第(η-3)級啟動信號、第八輸入端連接所述第八控制端以及第八輸出端連接所述柵極信號點。
[0017]在一優選實施例中，所述下拉電路包括第九晶體管以及第十晶體管。所述第九晶體管，其包括第九控制端接收第(η+3)級啟動信號、第九輸入端連接所述直流低壓源以及第九輸出端連接所述柵極信號點。所述第十晶體管，其包括第十控制端連接所述第九控制端、第十輸入端連接所述直流低壓源以及第十輸出端連接所述η掃描線。
[0018]在一優選實施例中，所述下拉電路包括第九晶體管、第十晶體管、第十一晶體管以及第十二晶體管。所述第九晶體管，其包括第九輸入端連接所述直流低壓源以及第九輸出端連接所述柵極信號點。所述第十晶體管，其包括第十控制端連接所述第九控制端、第十輸入端連接所述直流低壓源以及第十輸出端連接所述η掃描線。所述第十一晶體管，其包括第十一控制端接收正向掃描信號、第十一輸入端接收第(η+3)級啟動信號以及第十一輸出端連接所述第十控制端。所述第十二晶體管，其包括第十二控制端接收反向掃描信號、第十二輸入端接收第(η-3)級啟動信號以及第十一輸出端連接所述第十一輸出端。
[0019]在一優選實施例中，所述上拉電路包括第十三晶體管以及第十四晶體管。所述第十三晶體管，其包括第十三控制端接收正向掃描信號、第十三輸入端接收第(η-3)級啟動信號以及第十三輸出端連接所述柵極信號點。所述第十四晶體管，其包括第十四控制端接收反向掃描信號、第十四輸入端接收第(η+3)級啟動信號以及第十四輸出端連接所述第十四輸出端。
[0020]在一優選實施例中，所述輸出信號點連接所述輸入信號點。
[0021 ] 在一優選實施例中，包括如所述G0A電路的一種液晶顯示設備
[0022]本發明重新優化了 G0A電路的設計，通過一組電位維持的電路和柵極信號點Q(n)連接，代替了傳統設計中的下拉電路。當柵