微機電系統及其制造方法與流程

本發明涉及微機電系統(MEMS)。

背景技術：

微機電系統(MEMS)是使用半導體類操作制造并顯示出諸如移動或變形的能力的機械特性的一類結構或器件。MEMS可以與電信號交互以傳輸關于MEMS的機械變化的信號。

硅晶圓包含MEMS結構，利用適合于不同應用(諸如致動器、陀螺儀、加速計、磁力計、壓力傳感器、麥克風和射頻組件)的各種參數來制造該結構。這些器件的質量取決于制造的條件或設計參數。

技術實現要素：

本發明提供一種微機電系統(MEMS)，包括：半導體塊，所述半導體塊包括突出結構和感測結構，所述突出結構包括底面；以及半導體襯底，所述半導體襯底包括導電區域和介電區域，所述導電區域包括位于所述感測結構下方的第一表面，所述第一表面與所述底面基本共面，并且所述介電區域包括第二表面，所述第二表面不設置在所述第一表面上方。

優選地，微機電系統還包括：層間介電(ILD)層，包括介電表面，所述介電表面與所述第一表面和所述第二表面共面。

優選地，微機電系統還包括：第一鈍化層，位于所述介電表面的頂部上，所述第一鈍化層包括位于所述底面上面的頂側。

優選地，所述導電區域包括未位于所述感測結構下方的第三表面，并且所述突出結構包括與所述第三表面接合的外層，所述外層包括錫(Sn)，并且所述導電區域包括銅。

優選地，微機電系統還包括：位于所述第一表面和所述第二表面上方 的區域，并且所述區域不具有介電材料。

優選地，微機電系統還包括：層間介電(ILD)層，包括介電表面和位于所述介電表面的頂部上的第一鈍化層，所述導電區域包括鋁銅，并且所述介電區域是位于所述第一鈍化層上方的第二鈍化層，以及所述導電區域不在所述感測結構下方。

優選地，微機電系統還包括：鈍化層，位于所述導電區域、所述介電區域和所述突出結構下方。

本發明還提供一種微機電系統(MEMS)，包括：半導體塊，所述半導體塊包括突出結構和感測結構，所述突出結構包括底面；半導體襯底，所述半導體襯底包括導電層、上部鈍化層和下部鈍化層，所述導電層包括位于所述感測結構下方的第一表面，所述第一表面與所述底面基本共面，并且所述上部鈍化層包括與所述第一表面相鄰的第二表面，以及所述下部鈍化層位于所述導電層和所述上部鈍化層下方，所述下部鈍化層包括開口。

優選地，微機電系統還包括：位于所述第一表面和所述第二表面上方的區域，所述區域在所述底面下方，所述區域不具有介電材料。

優選地，所述上部鈍化層部分地位于所述區域外部的導電層上方。

優選地，微機電系統還包括：導電通孔，位于所述突出結構下方的開口中，所述導電通孔包括與所述導電層的材料不同的材料。

優選地，微機電系統還包括：位于所述開口中的導電通孔和位于所述導電通孔下方的導電路徑，所述導電通孔包括與所述導電路徑的材料類似的材料。

優選地，所述開口包括第一寬度，所述突出結構包括第二寬度，所述第二寬度大于所述第一寬度。

優選地，所述導電層包括凹部和第三表面，與所述底面連接的第三表面橫向離開所述凹部。

本發明還提供一種制造微機電系統(MEMS)的方法，包括：接收半導體襯底；在所述半導體襯底上方形成導電層，所述導電層包括感測表面；在所述導電層上方形成介電層；去除所述感測表面上的介電層；以及接收半導體塊，所述半導體塊包括與所述感測表面對應的感測結構。

優選地，所述半導體塊包括突出結構，并且所述導電層包括凹部，以及將所述突出結構接合至橫向離開所述凹部的導電層。

優選地，方法還包括：在形成所述導電層之前形成第一鈍化層，所述第一鈍化層包括開口，所述半導體塊包括突出結構，所述突出結構包括第二寬度，所述開口包括第一寬度，所述第一寬度基本小于所述第二寬度。

優選地，方法還包括：在形成所述導電層之前形成第一鈍化層，所述第一鈍化層包括開口；以及其中，形成所述導電層包括在所述開口中形成凹部，所述凹部包括與所述導電層的材料基本相同的材料。

優選地，方法還包括：在形成所述導電層之前形成第一鈍化層，所述第一鈍化層包括開口；以及在所述開口內部形成導電通孔，所述導電通孔包括與所述導電層的材料不同的材料。

優選地，方法還包括：在形成所述導電層之前形成第一鈍化層，所述第一鈍化層包括開口，所述半導體塊包括突出結構，并且將所述突出結構與所述開口對準。

附圖說明

當結合附圖進行閱讀時，根據以下詳細的描述來更好地理解本發明的各個方面。應該注意，根據工業中的標準實踐，各個部件沒有按比例繪制。實際上，為了討論的清楚，可以任意地增加或減小各個部件的尺寸。

圖1A是根據本發明的一些實施例的MEMS結構的截面圖。

圖1B是根據本發明的一些實施例的MEMS結構的頂視圖。

圖2是根據本發明的一些實施例的微機電系統(MEMS)的截面圖。

圖3是根據一些實施例的微機電系統(MEMS)的截面圖。

圖4是根據一些實施例的MEMS的截面圖。

圖5是根據一些實施例的用于制造MEMS的方法的操作流程。

圖6至圖9是根據一些實施例的用于制造MEMS的方法中的操作的截面圖。

圖10是根據一些實施例的用于制造MEMS的方法操作流程。

圖11至圖15是根據一些實施例的用于制造MEMS的方法中的操作的 截面圖。

圖16是根據一些實施例的用于制造MEMS的方法的操作流程。

圖17至圖23是根據一些實施例的用于制造MEMS的方法中的操作的截面圖。

具體實施方式

以下公開內容提供了許多不同的實施例或實例，用于實現所提供主題的不同特征。以下將描述組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例而不旨在限制。例如，在以下的描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成附件的部件使得第一部件和第二部件不直接接觸的實施例。另外，本發明可以在各個實例中重復參考標號和/或字符。該重復是為了簡化和清楚的目的，并且其本身不表示所討論的各個實施例和/或配置之間的關系。

此外，為了便于描述，本文可以使用諸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空間關系術語以描述圖中所示一個元件或部件與另一元件或部件的關系。除圖中所示的方位之外，空間關系術語旨在包括使用或操作過程中的器件的不同的方位。裝置可以以其他方式定位(旋轉90度或處于其他方位)，并且本文所使用的空間關系描述符可同樣地進行相應的解釋。

在圖1A和圖1B中，示出了半導體塊100。圖1A是半導體塊100的截面圖。圖1B是半導體塊100的頂視圖。半導體塊100包括半導體層20和半導體層20的表面S23處的突出結構23。半導體塊100包括感測結構25。

突出結構23包括突出半導體21和層22。層22部分環繞突出半導體21的橫向側和底側B21。層22可以是與突出半導體21接觸的突出結構23的外層，并且該外層跟隨橫向側和底側B21的輪廓。突出半導體21包括從表面S23到底側B21的高度H21。層22包括從底側B21到底側B22的高度H22。突出結構23包括從表面S23到底側B22的高度H23。高度H23 是高度H21和高度H22的總和。沿著垂直于表面S23的方向測量高度H23、H22和H21。

感測結構25位于突出結構23上面。感測結構25包括彈簧結構27、感測件251和半導體層20。感測結構25中的感測件251包括位于底部的表面S25和位于頂部的頂側T25。在一些實施例中，感測件251包括從表面S25到頂側T25的基本等于半導體層20的厚度TH20的厚度。

彈簧結構27位于感測結構25中。在一些實施例中，感測件251的表面S25與半導體層20的表面S23基本共面。感測結構25包括長度L25。突出結構23在感測結構25外。

在圖1B中，示出了半導體塊100的頂視圖105。截面線AA穿過感測結構25。圖1A中示出的截面圖在頂視圖105上面對準。感測件251附接至感測結構25中的彈簧結構27。感測件251可以在感測結構25中水平側向移動或者垂直上下移動。在圖1A中，表面S25可以低于或高于表面S23，這取決于感測件251的移動。

在一些實施例中，半導體層20和突出半導體21包括諸如硅的類似材料。層22包括諸如錫(Sn)或Ge的材料。

圖2示出了MEMS 200。MEMS 200包括半導體塊100和感測電極30。

在一些實施例中，感測電極30包括互補金屬氧化物半導體(CMOS)結構。感測電極30包括半導體襯底1、層間介電(ILD)層31。ILD層31包括導電區域和介電區域。導電區域包括導電層11，并且介電區域包括介電層10。在一些實施例中，導電層11包括諸如銅的金屬。在ILD層31的表面S31處暴露導電層11。在一些實施例中，ILD層31的介電層10的表面S31被稱為ILD層31的頂部處的介電表面。導電層11的頂側T11與表面S31基本共面。導電層11’是指導電層11的位于感測結構25下方的部分。導電層11’的頂面稱為感測表面S28。在一些實施例中，導電層11’的感測表面S28與表面S31基本共面。第一鈍化層12位于ILD層31的頂部上。開口40在第一鈍化層12中。開口40設置在第一鈍化層12的不位于感測結構25下方的部分處。突出結構23設置在導電層11的頂部上的開口中。在一些其他的實施例中，感測電極30的位于遠離感測結構25的部分142 下方的導電層14可以由鋁銅(AlCu)制成。開口40包括適合于突出結構23設置在開口40中的大小，使得突出結構23的底側B22接觸頂面S31處的導電層11的頂側T11。暴露第一鈍化層12的頂側T12。底側B22低于第一鈍化層12的頂側T12。頂側T12在表面S31上面。突出結構23放置在導電層11的頂部上。底側B22與導電層11的頂側T11基本共面。層22與導電層11接合。在一些實施例中，層22包括錫(Sn)。導電層11包括銅。層22通過諸如Cu-Sn接合的金屬接合與導電層11耦接。

在一些實施例中，第一鈍化層12包括從頂面S31到第一鈍化層12的頂側T12的厚度TH12。表面S23與表面S31相距高度H23。表面S23在頂側T12上面相距高度H5。高度H23是高度H5和厚度TH12的總和。

區域28的高度H28是從表面S25到感測表面S28。在一些實施例中，高度H28基本等于高度H23。當感測件251開始垂直移動時，高度H28變得大于或小于高度H23。高度H28的變化改變感測件251和表面S25下方的導電層11之間的電容。通過減小表面S31和表面S23之間的感測間隙來增大電容。感測間隙是高度H23。通過增大半導體塊100和感測電極30之間的電容，增加MEMS 200的靈敏度。

減小高度H23增大了不同突出結構23的高度H23的統一性。可以通過減小高度H23來減小不同突出結構23之間的高度H23的變化。

突出結構23的高度H23大于厚度TH12以避免第一鈍化層12的頂側T12與半導體塊100的表面S23接觸。突出結構23可以減小到大約為厚度TH12。在一些實施例中，厚度TH12可以為1微米左右。突出結構23的高度H23可以剛好大于厚度TH12。例如，高度H23可以為從1微米左右到2微米左右。

感測電極30包括位于感測結構25下方的導電區域11’的頂部處的感測表面S28。感測表面S28在感測結構25下方是基本平坦的。以高度H23將感測表面S28與表面S25分離。區域28位于感測表面S28上方并且位于暴露的介電層10的表面S10上方。可選地表述，ILD層31的位于感測結構25下方的表面部分還包括感測表面S28和介電表面S10。表面S10可以與感測表面S28共面。區域28位于表面S25下方。在一些實施例中，區域 28是不具有諸如第一鈍化層12或層22的介電材料的空氣隙。第一鈍化層12以長度L18遠離區域28。第一鈍化層12的開口45位于感測結構25下方。第一鈍化層12的開口45暴露感測表面S28。在開口45中，第一鈍化層12與感測表面S28隔開，使得暴露開口45下方的介電層10。開口45暴露介電層10的一部分。該部分包括表面S10，該表面包括長度L18。表面S10是平坦的并且與感測表面S28相鄰。暴露的介電層10包括與感測表面S28基本共面的表面S10。在一些實施例中，表面S31與底側B22、感測表面S28、表面S10和頂側T11共面。

在一些實施例中，第一鈍化層12的開口45暴露感測結構25下方的介電層10。在感測結構25下方，第一鈍化層12不覆蓋在導電層11’上方。在突出結構23附近，第一鈍化層12覆蓋介電層10和并且以長度L40覆蓋部分導電層11。在突出結構23附近，開口40不暴露介電層10。

區域28沒有介電材料以減小影響表面S25和感測表面S28之間的電容的寄生電容。區域28包括高度H28和長度L28。在靜止狀態下，高度H28基本等于高度H23。感測電極30包括位于區域28下方的結構281。結構281包括位于感測表面S28下方的導電層11’和介電層10。感測表面S28被暴露于空氣。在一些其他的實施例中，由諸如鋁銅層的導電結構覆蓋表面S31附近的導電層11。諸如結構281與區域28之間的表面S31的界面是基本均勻平坦的。

在遠離感測表面S28的外圍附近，導電層14設置在導電層11的頂部上。導電層14包括厚度TH14。在一些實施例中，導電層14連接至接合引線(未示出)。在一些其他的實施例中，去除半導體塊100的位于導電層14上方的部分142(包括半導體層20和蓋層)。

在一些實施例中，半導體襯底1是硅襯底。硅襯底可以包括一些半導體材料，諸如碳化硅、硅鍺、砷化鎵等。在一些實施例中，例如，半導體襯底1的一部分可以包括摻雜或非摻雜的塊狀硅或者絕緣體上半導體(SOI)襯底的有源層。在一些實施例中，半導體襯底1包括絕緣體層上的半導體材料層。絕緣體層可以是掩埋氧化物(BOX)層或氧化硅層。在一些實施例中，絕緣體層在玻璃襯底上。還可以使用其他襯底，諸如多層、 外延或梯度襯底。

在一些實施例中，一些器件(未示出)可以位于半導體襯底1的表面處。器件可以是一些電器件或一些半導體器件，諸如各個N型金屬氧化物半導體(NMOS)和/或P型金屬氧化物半導體(PMOS)器件、CMOS、晶體管、電阻器、二極管、電容器、電感器、光電二極管、熔絲等。在一些實施例中，器件在ILD層31的底部附近的半導體襯底1上面。

半導體襯底1包括一些電路(未示出)。電路可以包括一些互連結構(未示出)。互連結構還可以包括形成在互連結構中并且電耦接至器件的一些金屬線或一些通孔(未示出)。互連結構可以由銅制成。

在一些實施例中，互連結構在ILD層31中。金屬線或金屬層(諸如導電層11)在介電層10之間以使一些器件相互電連接。一些器件還可以在一個或多個介電層中。

半導體襯底1上的電路可以是用于特定應用的任何合適類型的電路。本領域普通技術人員應該理解，僅為了說明的目的提供上述實例而不意欲以任何方式來限制本發明的范圍。

導電層11或導電層14可以包括導電材料，諸如鋁、鋁/硅/銅合金、鈦、氮化鈦、鎢、多晶硅、金屬硅化物或它們的組合。

圖3示出了MEMS 300。MEMS 300包括半導體塊100和感測電極35。MEMS 300類似于圖2中的MEMS 200，但是MEMS 300包括位于突出結構23下方并且位于第一鈍化層12上方的導電層14。第二鈍化層15部分地位于第一鈍化層12在突出結構23附近的部分上方。應該注意，第二鈍化層15不在感測結構25下方。在一些實施例中，第一鈍化層12可以被稱為下部鈍化層。第二鈍化層15可以被稱為上部鈍化層。上部鈍化層在下部鈍化層上面。

感測電極35包括半導體襯底1、層間介電(ILD)層31、第一鈍化層12、導電層14和第二鈍化層15。如在圖2中的感測電極30中，導電層11與突出結構23接合。在圖3中，遠離感測表面S28的導電層11被導電層14部分覆蓋。換句話說，導電層14部分地接觸導電層11。在一些實施例中，導電層14包括金屬，諸如鋁銅(AlCu)。在一些實施例中，導電層 14可以稱為與圖2所示的類似的導電區域。在圖3中，導電區域可以是指導電層14，而在圖2中，導電區域可以是指導電層11。

包括開口40的第一鈍化層12在ILD層31的頂部上。在圖2中，開口40暴露圖2所示的感測電極30中的導電層11。在圖3中，導電層14在開口40內部。導電層14的通孔141部分位于開口40內部。在一些實施例中，通孔141還可以稱為共形設置在開口40中的凹陷部分。與突出結構23的底面B22連接的表面T14(或第三表面)與凹陷部分橫向隔開。術語“橫向隔開”可以表示在橫向上設置為相距一定距離。通孔141包括諸如鋁的導電材料。導電層14共形地加襯于開口40，使得凹部在開口40上方的導電層14中。開口40包括寬度W40。通孔141包括與寬度W40基本相等的寬度。在一些實施例中，寬度W40在3微米左右。開口40上方的頂部區域401不具有突出結構23。導電層14包括從頂側T12到頂側T14的厚度TH14。第一鈍化層12的頂側T12與表面S23相距高度H27。在一些實施例中，開口40可以在感測結構25下方。

與圖2中的MEMS 200類似，區域28在表面S25下方。導電層14設置在表面S25或區域28下方。導電層14在表面S25和ILD層31之間。表面S25下方的導電層14包括長度L28。表面S25下方的導電層14設置在第一鈍化層12的頂部上。感測表面S28在表面S25下方的導電層14上。

突出結構23設置在導電層14的頂部上。在一些實施例中，突出結構23設置為橫向遠離開口40，使得突出結構23下方的區域不具有開口40。

在一些實施例中，第二鈍化層15在第一鈍化層12或導電層14上方。開口40上方的第二鈍化層15是不統一的并且可以包括凹部。突出結構23設置為遠離開口40，以避免將突出結構23設置在不統一的表面上。通過在基本平坦的表面上設置突出結構23，在整個MEMS 300中，在半導體塊100和感測電極35之間，高度H23可以基本恒定且統一。代替將突出結構23設置在開口40上方，突出結構23設置為與開口40相距長度L43。在一些實施例中，長度L43從突出結構23的一側到開口40的一側。突出結構23的底側B22包括寬度W23。接觸底側B22的頂側T14基本平坦且包括寬度W23。

突出結構23在第一鈍化層12上方。代替如圖2所示的將突出結構23設置在第一鈍化層12的開口40中，突出結構23設置在第一鈍化層12上面。突出結構23可以降低到大約為第二鈍化層15的厚度TH15。在一些實施例中，厚度TH15可以為1微米左右。

層22與導電層14接合。在一些實施例中，導電層14包括AlCu。在一些實施例中，層22包括Ge并且通過諸如AlCu-Ge接合的接合與導電層14耦接。突出結構23的底側B22在頂面S31或頂側T12上面。底側B22與頂側T14或感測表面S28基本共面。

表面S23與頂側T14相距高度H23。表面S23在頂側T12上面相距高度H27。在一些實施例中，高度H27比圖2中的高度H5大厚度TH14。高度H27是高度H23和厚度TH14的總和。

感測電極35包括位于導電層14的頂部處且在感測結構25下方的感測表面S28。在一些實施例中，區域28是位于感測表面S28上方的不具有第一鈍化層12、第二鈍化層15、導電層14或層22的空氣隙。在一些實施例中，感測表面S28基本平坦并且與感測結構25下方的頂側T15共面。頂側T15的位于感測結構25下方的部分基本平坦并且與感測表面S28交界。如圖2所示，雖然感測表面S28不直接位于第一鈍化層12下方，但是該感測表面位于第一鈍化層12下面。如本實施例的圖3所示，感測表面28在第一鈍化層12上面。如圖2所示，感測表面S28與頂面S31共面。在本實施例的圖3中，感測電極35中的感測表面S28在ILD層31的頂面S31上面。感測表面S28在頂面S31上面距離近似為厚度TH14和厚度TH12的總和。導電層14的部分148定位在感測表面S28下方。通過第一鈍化層12將部分148與ILD層31的表面S31分離。

第一鈍化層12覆蓋在ILD層31的頂部上。在圖2中，暴露ILD層31的位于區域281中的表面S10。在圖3中，就考慮區域281而言，第一鈍化層12設置在ILD層31的頂部上而不暴露ILD層31的表面S31。第一鈍化層12在導電層14、第二鈍化層15和突出結構23下方。

感測電極35包括區域28下方的對應的區域281。在區域281中，第一鈍化層12設置在ILD層31的頂部上。第一鈍化層12在導電層14的部 分148下方。

在圖3中，第二鈍化層15在第一鈍化層12上方。在一些實施例中，感測電極35包括第二鈍化層15。第二鈍化層15共形地覆蓋導電層14的一部分。第二鈍化層15加襯于導電層14的凹部，使得第二鈍化層15的凹部設置在導電層14的凹部上方。在一些實施例中，第二鈍化層15在第一鈍化層12的頂部上。第二鈍化層15共形地覆蓋在第一鈍化層12和導電層14的頂部上，使得第二鈍化層15的頂側T15包括距表面S23的不同的高度。高度H25從第二鈍化層15的上部的頂側T15到表面S23。高度H25小于高度H23。

第二鈍化層15包括從第一鈍化層12的頂側T12到第二鈍化層15的頂側T15的厚度TH15。在一些實施例中，第二鈍化層15的厚度TH15基本等于導電層14的厚度TH14。在一些實施例中，第二鈍化層15的頂側T15的一部分與導電層14的頂側T14基本共面。突出結構23的高度H23大于厚度TH15以避免第二鈍化襯層15的頂側T15接觸半導體塊100的表面S23。

在一些實施例中，感測表面S28與接近感測表面S28的第二鈍化層15的頂部共面。第二鈍化層15包括鈍化開口298以暴露感測表面S28。在一些實施例中，第二鈍化層15與區域281中的導電層14橫向接觸。第二鈍化層15包括位于區域281中的鈍化開口298。開口298包括從第二鈍化層15的一側到第二鈍化層15的相對側的長度L28。位于感測表面S28上面的區域28不具有第二鈍化層15。感測表面S28是導電層14的頂面。在一些實施例中，與圖2中的感測電極30類似，感測表面S28與底側B22共面。第二鈍化層15包括開口29以接收突出結構23。開口29包括比寬度W23寬的寬度。

導電層14設置在遠離表面S25的導電層11的頂部上。在一些實施例中，導電層14外圍附近的部分用于耦接至接合引線(未示出)。如圖3所示，去除半導體塊100的位于MEMS 300的外圍處的部分。去除上述部分，使得接合引線可以連接至導電層14。

在一些實施例中，介電層10、第一鈍化層12或第二鈍化層15包括介 電材料，該介電材料包括二氧化硅、氮化硅、氮氧化硅、聚酰亞胺、旋涂玻璃(SOG)、摻氟硅酸鹽玻璃(FSG)、摻碳氧化硅、干凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、BCB(雙苯并環丁烯)和/或其他合適的材料。ILD材料包括氧化硅。可選或附加地，ILD層31包括具有低介電常數的材料。

圖4示出了類似于圖3中的MEMS 300的MEMS 400，但是導電通孔111在第一鈍化層12的開口40內部。突出結構23設置在圖4的開口40上方以代替如圖3所示的遠離開口40。MEMS 400包括感測電極37和半導體塊100。

參考圖3和圖4，在圖3中，開口40容納與通孔141外部的導電層14基本相同的導電材料。然而，在圖4中，開口40在導電通孔111中容納諸如銅或鎢(W)的材料。填充導電通孔111的材料基本不同于開口40外的導電層14。導電通孔111由不同于導電層14的材料制成。導電通孔111耦接在導電層11和導電層14之間。

在一些實施例中，開口40包括基本小于圖3中的感測電極35中的寬度W40的寬度W41。寬度W41可以在0.5微米左右。導電通孔111的頂側T111與第一鈍化層12的頂側T12基本共面。導電通孔111的頂側T111接觸導電層14。導電通孔111的底側接觸諸如導電層11的導電路徑。在一些實施例中，突出結構23的寬度W23大于寬度W41。導電通孔111包括基本等于寬度W41的寬度。

導電層14覆蓋在第一鈍化層12和導電通孔111的頂部上。如圖2和圖3所示，未在區域28下方的導電層14包括第一鈍化層12的開口40中的凹部。在圖4中，未在區域28下方的導電層14不像圖2和圖3那樣擁有凹部而是在第一鈍化層12的開口40上方基本平坦。由于頂側T111與頂側T12基本共面，所以導電層14在導電通孔111和第一鈍化層12的頂部上基本平坦。導電層14的頂側T14在開口40上方也基本平坦。由于開口40上方的頂側T14基本平坦，所以突出結構23可以設置在開口40上方的導電層14的頂側T14的頂部上并保持基本恒定的高度H23。

參考圖3和圖4。在圖3中，突出結構23設置為與開口40橫向遠離 長度L43。在圖4中，突出結構23可以直接設置在開口40上方。在一些實施例中，突出結構23直接位于開口40上方，使得底側B22在頂側T111上方。由于突出結構23可以設置為與圖3中遠離開口40相比更靠近開口40，所以感測電極37的大小可以小于圖3中的感測電極35的大小。另外，由于導電通孔111可以小于通孔141(或凹部)，所以器件的總占用面積減小。在細小通孔中沉積W或Cu是可行的而沉積AlCu不可行。

在一些實施例中，半導體塊100不具有部分142。半導體塊100的部分142在導電層14的接合部分上方。接合部分可以連接至接合引線(未示出)。

在圖5中，示出了制造方法402。圖5示出了用于形成圖2中的圖像傳感器200的操作流程。操作412接收半導體襯底1。用于操作412的一些示例性實施例在圖6中示出。操作422在半導體襯底1上形成層間介電(ILD)層31。用于操作422的一些示例性實施例在圖6中示出。操作432在ILD層31的頂部上形成第一鈍化層12。用于操作432的一些示例性實施例在圖7至圖8中示出。操作442接收包括突出結構23的半導體塊100。用于操作442的一些示例性實施例在圖9中示出。操作452在ILD層31的頂部上接合突出結構23。用于操作452的一些示例性實施例在圖9中示出。

在圖6中，介電層10形成在半導體襯底1上。圖案化介電層10以包括將被諸如銅的導電材料填充的開口，以在開口內部形成通孔結構或導電層11。通過諸如光刻的任何合適的操作來形成圖案。

導電層11形成在介電層10的頂部上并且位于半導體襯底1上方。圖案化導電層11以包括將被介電材料填充以形成介電層10的開口。形成和圖案化導電層11和介電層10的操作一層一層的進行，以在ILD層31中形成交替的導電層11和介電層10的堆疊件。導電層11可以由銅制成。通孔結構形成為連接ILD層31中的通孔結構上面和下面的導電層11。導電層11’形成在ILD層31的頂部處。通過諸如化學機械拋光(CMP)或回蝕刻的合適的平坦化操作，ILD層31的表面S31形成為基本平坦。平坦化操作平坦化導電層11’的頂部以與表面S31共面。

圖7示出了通過諸如沉積操作的任何合適的操作在ILD層31的頂部上形成諸如第一鈍化層12的介電層。圖案化第一鈍化層12以形成開口40，隨后在開口40中沉積并且圖案化導電層14。導電層14形成在MEMS 200的外圍處。在一些實施例中，第一鈍化層12毯式沉積在ILD層31的表面S31上方。

沉積操作可以包括化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)、金屬有機物CVD(MOCVD)、遠程等離子體CVD(RPCVD)、等離子體增強的CVD(PECVD)、低壓化學汽相沉積(LPCVD)操作、熱氧化、UV臭氧氧化、外延生長方法(如，選擇性外延生長)、濺射、鍍敷、旋涂、其他合適的方法和/或它們的組合。

通過圖案化第一鈍化層12，在外圍處形成第一鈍化層12的開口40。導電層14形成為在開口40附近共形地覆蓋在第一鈍化層12和導電層11上方，使得在開口40上方的第一鈍化層12中形成凹部。然后，圖案化導電層14以在開口40附近形成剩余部分。通過諸如蝕刻的任何合適的操作去除導電層14的其他部分。

在圖8中，圖案化第一鈍化層12以形成附加的開口40，使得暴露第一鈍化層12下方的導電層11’和11。開口45暴露導電層11’，而開口40暴露導電層11。圖案化操作包括通過光刻膠(未示出)覆蓋第一鈍化層12和導電層14。通過任何光刻操作來圖案化光刻膠。在進行光刻膠的圖案化以形成開口40和45之后，蝕刻第一鈍化層12。在一些實施例中，圖案化第一鈍化層12，使得第一鈍化層12的一部分位于導電層11的一部分上方。第一鈍化層12的一部分以長度L40與導電層11的一部分重疊。

開口45形成為暴露介電層10的長度為L18的一部分。感測表面S28在導電層11’的頂部處。開口45包括寬度W45。寬度W45大于感測表面S28的長度L28。

在圖9中，半導體塊100的突出結構23接合至ILD層31的表面S31。突出結構23安裝到開口40中。感測結構25中的感測件251底部處的表面S25在感測表面S28上方對準。在一些實施例中，在將半導體塊100與感 測電極30接合之后，去除圖2中的半導體塊100的部分142。在一些實施例中，突出結構23的層22由錫制成。導電層11由Cu制成。在使用預定溫度的加熱操作下，層22與導電層11形成Sn-Cu接合。

通過使用諸如蝕刻的合適的操作的圖案化形成突出半導體21。高度H23可以設計為盡可能小的預定高度，其剛好大于第一鈍化層12的厚度TH12與導電層14的厚度TH14之和。在半導體塊100的形成中減小突出結構23的高度H23增加了高度H23的統一性。增加高度H23的統一性控制可以幫助增加感測表面S28和表面S25之間的距離的統一性。

在圖10中，示出了制造MEMS的方法404。圖10示出了用于形成圖3中的圖像傳感器300的操作流程。操作414接收半導體襯底1。在圖11中示出了用于操作414的一些示例性實施例。操作424在半導體襯底1上形成層間介電(ILD)層31。在圖11中示出了用于操作424的一些示例性實施例。操作434在ILD層31的頂部上形成第一鈍化層12，第一鈍化層12包括開口40。在圖11中示出了用于操作434的一些示例性實施例。操作444在第一鈍化層12的頂部上形成導電層14，導電層14包括感測表面S28。在圖12中示出了用于操作444的一些示例性實施例。操作454在除了感測表面S28上方的區域28之外的導電層14上方形成第二鈍化層15。在圖14中示出了用于操作454的一些示例性實施例。操作464接收包括突出結構23的半導體塊100。在圖15中示出了用于操作464的一些示例性實施例。操作474在遠離開口40的導電層14的頂部上接合突出結構23。在圖15中示出了用于操作474的一些示例性實施例。

圖11示出了在ILD層31的頂部上形成第一鈍化層12。圖案化第一鈍化層12以包括暴露導電層11的開口40。通過如圖8所示的第一鈍化層12的開口45暴露感測表面S28。在圖11中，感測表面S28在第一鈍化層12上面并且在圖12中示出。圖案化第一鈍化層12以包括以長度L40與導電層11重疊的部分。

在圖12中，導電層14被形成為共形地覆蓋在第一鈍化層12、開口40和導電層11上方。導電層14部分地填充開口40以與導電層11接觸。導電層14共形地形成在開口40中，使得形成了導電層14的凹部。感測表面 S28在第一鈍化層12上面。圖案化導電層14以包括感測表面S28附近的開口43。在一些實施例中，開口43形成為環繞感測表面S28，使得導電層14的包括感測表面S28的部分148在感測結構25下方對準。

圖13示出了第二鈍化層15形成為毯式覆蓋在第一鈍化層12和導電層14上方。第二鈍化層15共形地形成在開口43和導電層14的凹部上方，使得第二鈍化層15的凹部形成在開口43上方和導電層14的凹部上方。

在第二鈍化層15的頂部上圖案化抗蝕劑38。抗蝕劑38可以是光刻膠以跟隨抗蝕劑38的圖案來圖案化第二鈍化層15。抗蝕劑38包括與感測表面S28對準的開口381，使得可以通過任何合適的蝕刻操作47去除感測表面S28上方的第二鈍化層15以暴露導電層14的部分148上的感測表面S28。在一些實施例中，開口381包括基本等于圖2或圖3中的長度L28的寬度。

抗蝕劑38包括遠離感測表面S28的開口382，以用于去除第二鈍化層15來暴露導電層14。蝕刻操作47去除第二鈍化層15的暴露部分，同時在蝕刻操作47之后保護并且保留被抗蝕劑38覆蓋的部分。

在圖14中，圖案化諸如第二鈍化層15的介電層以暴露導電層14的部分148和感測表面S28。暴露感測表面S28，使得感測表面S28上面的區域28不具有第二鈍化層15。在感測表面S28外部的第二鈍化層15中形成開口48，以暴露將與如圖15所示的突出結構23接合的導電層14。

在圖15中，半導體塊100的突出結構23插入到開口48中并與導電層14的暴露部分接合。突出結構23安裝到開口48中。感測件251的表面S25在感測表面S28上方對準。突出結構23以諸如長度L43的橫向距離遠離開口40接合在導電層14的頂部上。

在圖16中，示出了制造方法405。圖16示出了用于形成圖4中的圖像傳感器400的操作流程。操作415接收半導體襯底1。在圖17中示出了用于操作415的一些示例性實施例。操作425在半導體襯底1上形成層間介電(ILD)層31。在圖17中示出了用于操作425的一些示例性實施例。操作435在ILD層31的頂部上形成第一鈍化層12，第一鈍化層12包括開口40。在圖18中示出了用于操作435的一些示例性實施例。操作445在 第一鈍化層12上方和導電通孔111上方形成導電層14。在圖21中示出了用于操作445的一些示例性實施例。操作455接收包括突出結構23的半導體塊100。在圖23中示出了用于操作455的一些示例性實施例。操作465在開口40上方的導電層14的頂部上接合突出結構23。在圖23中示出了用于操作465的一些示例性實施例。

類似于圖6，圖17包括半導體襯底1和形成在半導體襯底1的頂部上的ILD層31。通過任何合適的沉積操作在ILD層31的頂部上形成第一鈍化層12。在第一鈍化層12的頂部上圖案化抗蝕劑38。

可以圖案化第一鈍化層12以具有圖4中的開口40。可以使用任何合適的操作(包括本文描述的一些操作)形成第一鈍化層12。在圖17中，在一個實例中，通過諸如旋涂的合適的操作在第一鈍化層12上方形成諸如抗蝕劑38的光刻膠層，并且通過適當的光刻圖案化方法進行圖案化以形成光刻膠特征。然后，可以通過蝕刻操作47將光刻膠特征轉印到一些下面的層(即，第一鈍化層12)以形成圖4中的開口40。

還可以通過其他適當的方法(諸如無掩模光刻、電子束寫入、離子束寫入和/或分子壓印)來實施或替換光刻操作。在一些實施例中，光刻操作可以包括在第一鈍化層12上方形成光刻膠層、將光刻膠暴露為圖案、執行曝光后烘焙操作以及顯影光刻膠38來形成包括光刻膠的掩模元件。然后，可以使用反應離子蝕刻(RIE)操作和/或其他蝕刻操作來蝕刻第一鈍化層12。蝕刻操作47可以包括干蝕刻、濕蝕刻和/或其他蝕刻方法(如，反應離子蝕刻)。蝕刻操作47還可以是純化學(等離子體蝕刻)、純物理(離子銑削)和/或它們的組合。蝕刻操作47去除第一鈍化層12的一些暴露部分，使得暴露下面的導電層11一些部分。

在一些實施例中，蝕刻操作47是選擇性蝕刻。選擇性蝕刻可以使用HBr和/或Cl₂作為一些蝕刻氣體。在一些實施例中，可以調整蝕刻操作中使用的偏壓以允許更好地控制蝕刻方向來得到期望的蝕刻輪廓，從而形成圖18中的開口40。在圖17中，在一些實施例中，蝕刻操作47可以包括選擇性蝕刻，與第一鈍化層12相比具有對于下面的導電層11的更低的蝕刻比率。不同的蝕刻劑可以用于蝕刻不同的材料組成。可以設計用于蝕刻 的操作參數的不同組合。在一些實施例中，選擇性蝕刻還可以使用首先侵蝕第一鈍化層12而不侵蝕或者較慢地侵蝕下面的導電層11的蝕刻劑。一些蝕刻操作可以包括回蝕操作。在圖18中，形成開口40以暴露下面的導電層11。

在一些實施例中，蝕刻操作47包括濕蝕刻或干蝕刻。干蝕刻操作可以在蝕刻室中實施。在一些實施例中，可以通過調整一些操作參數(包括射頻(RF)源功率、偏置功率、電極大小、壓力、流速、蝕刻持續時間、晶圓溫度、其他合適的操作參數和/或它們的組合)來控制不同部件的各種尺寸，諸如第一鈍化層12的厚度TH12或寬度W111。干蝕刻操作可以實施含氧氣體、含氟氣體(如，CF₄、SF₆、CH₂F₂、CHF₃和/或C₂F₆)、含氯氣體(如，Cl₂、CHCl₃、CCl₄和/或BCl₃)、含溴氣體(如，HBr、He和/或CHBR₃)、含碘氣體、其他合適的氣體和/或等離子體和/或它們的組合。在一些實施例中，干蝕刻操作利用O₂等離子體處理和/或O₂/N₂等離子體處理。此外，可以執行干蝕刻操作以持續合適的時間。

在圖19中，在導電層11上方并且在第一鈍化層12的開口40中沉積導電層110，以形成導電通孔111。導電通孔111和導電層110由與導電層11類似的導電材料或一些其他的材料制成。在一些實施例中，導電通孔111包括與圖4中的導電層14不同的導電材料。導電通孔111可以包括諸如銅(Cu)或鎢(W)的導電材料。

通過合適的沉積操作，由導電材料填充第一鈍化層12的開口40。在一些實施例中，同時沉積和蝕刻可以形成導電層110。在一些實施例中，可以對于附加的層執行附加的沉積操作。一些沉積操作可以包括化學汽相沉積(CVD)或物理汽相沉積(PVD)。

在圖20中，CMP操作49降低圖19中的第一鈍化層12上方的導電層110。通過CMP操作49去除導電層110，使得暴露第一鈍化層12的頂側T12和導電通孔111的頂側T111。通過CMP操作49，導電通孔111的頂側T111形成為與第一鈍化層12的頂側T12基本共面。導電通孔111的頂側T111基本平滑并且平坦。導電通孔111形成為與下方的導電層11電耦接。導電層11還可以稱為ILD層31中的導電路徑。

在圖21中，導電層14形成在第一鈍化層12和導電通孔111的頂部上。導電層14沉積在導電通孔111的頂側T111上方，使得導電通孔111與導電層14電耦接。圖案化導電層14以暴露第一鈍化層12的一部分。圖案化導電層14以形成與圖12類似的感測表面S28。

圖案化導電層14，使得導電通孔111上方的導電層14保持為覆蓋在導電通孔111的頂部上。導電層14包括開口43以形成感測表面S28。在一些實施例中，導電層14形成在外圍附加以用作接合襯墊。

在圖22中，第二鈍化層15部分地形成在導電層14和第一鈍化層12上方。第二鈍化層15毯式沉積在導電層14和第一鈍化層12上方。類似于圖13和圖14，通過包括蝕刻的合適的光刻操作圖案化第二鈍化層15，以暴露感測表面S28。去除第二鈍化層15的位于導電層14的部分148上方的部分，使得感測表面S28上方沒有介電材料。鄰近導電層14的部分148的第二鈍化層15與部分148共面。

圖案化第二鈍化層15以形成遠離感測表面S28的開口48。在一些實施例中，蝕刻操作包括濕蝕刻操作。濕蝕刻操作可以利用氫氟酸(HF)溶液來用于HF浸泡操作。在一些實施例中，濕蝕刻操作可以向中間半導體結構施加稀釋的氫氟酸。在一些實施例中，濕蝕刻操作包括暴露于包含氫氧化銨的氫氧化物溶液、稀釋的HF、去離子水和/或其他合適的蝕刻劑溶液。

圖22類似于圖14，但是在圖22中，第二鈍化層15的開口48形成在開口40內部的導電通孔111上方。在一些實施例中，在圖23中，開口48包括基本大于導電通孔111的寬度W111的寬度W48。在一些實施例中，寬度W48大于圖4中的突出結構23的寬度W23。

在圖23中，半導體塊100耦接至感測電極37。圖23類似于圖15，但是突出結構23設置在導電通孔111上方。突出結構23安裝到開口48中并通過加熱操作與導電層14接合。圖23類似于圖9或圖15，但是在圖23和圖15中，層22和導電層14之間的接合可以是在更高的溫度(其高于圖9中用于接合Cu-Sn接合的預定溫度)下形成的Ge-AlCu接合。MEMS 100接合至感測電極37，使得表面S23在感測表面S28上方相距高度H23。

本發明的一些實施例提供了一種微機電系統(MEMS)。該MEMS包括半導體塊。半導體塊包括突出結構。突出結構包括底面。半導體塊包括感測結構。半導體襯底包括導電區域。導電區域包括位于感測結構下方的第一表面。第一表面與底面基本共面。介電區域包括未設置在第一表面上方的第二表面。

本發明的一些實施例提供了一種微機電系統(MEMS)。該MEMS包括半導體塊。半導體塊包括突出結構。突出結構包括底面。半導體塊包括感測結構。半導體襯底包括導電層。導電層包括感測結構下方的第一表面。第一表面與底面基本共面。上部鈍化層包括與第一表面相鄰的第二表面。下部鈍化層在導電層和上部鈍化層下方。下部鈍化層包括不位于感測結構下方的開口。

本發明的一些實施例提供了一種制造微機電系統(MEMS)的方法。該方法包括：接收半導體襯底；在半導體襯底上方形成導電層，導電層包括感測表面；在導電層上方形成介電層；去除介電層的位于感測表面上方的部分，使得暴露感測表面；在感測表面上方接收包括感測結構的半導體塊。

上面論述了若干實施例的部件，使得本領域技術人員可以更好地理解本發明的各個方面。本領域技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改其他用于達到與本文所介紹實施例相同的目的和/或實現相同優點的工藝和結構。本領域技術人員還應該意識到，這種等效構造不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，可以進行多種變化、替換和改變。