專利名稱：基于可編程邏輯器件的硬件插補電路的制作方法
技術領域：
本實用新型涉及一種基于可編程邏輯器件的硬件插補方法。
技術背景目前許多數控系統把經過調制后的脈沖、方向信號作為控制步進電機及伺 服電機驅動器的控制信號來控制電機的轉速及方向，實現數控機床的運動。如步進電機驅動器一般具有三個控制輸入端步進脈沖信號、方向電平信號、使能電平 信號。當控制電路對這三個輸入端進行相應控制時，即可實現對步進電機的速度、方 向等的控制。但過去這些脈沖產生電路都是采用小型分立元件搭接而成，其存 在著脈沖波形模式比較單一、脈沖的上升沿和下降沿不夠陡峭、當脈沖寬度要 求十分窄時電路難實現等缺陷。發明內容本實用新型所要解決的技術問題是提供一種基于可編程邏輯器件的硬件 插補電路，該電路在不改變系統硬件的情況下，方便重構電路邏輯功能，實現 數控系統的脈沖控制。為解決上述技術問題，本實用新型基于可編程邏輯器件的硬件插補電路包 括微處理器、發出時鐘信號的晶振電路和可編程邏輯器件，微處理器連接可編 程邏輯器件并采用并行傳送方式發送控制信息給可編程邏輯器件，可編程邏輯 器件將控制信號轉化為控制電機驅動器的串行控制信號，可編程邏輯器件包括 多路選擇器，其還包括若干雙緩沖同步電路模塊、若干等脈寬DDA算法模塊、 三態控制邏輯模塊和插補周期生成模塊；所述雙緩沖同步電路模塊由第一緩沖 器和第二緩沖器串聯組成，所述第一緩沖器連接所述多路選擇器，所述第二緩 沖器連接等脈寬DDA算法模塊，所述三態控制邏輯模塊連接所述多路選擇器， 所述插補周期生成模塊連接所述等脈寬DDA算法模塊。上述電路中，所述的雙緩沖同步電路模塊和等脈寬DDA算法模塊至少是一個 在本電路中，所述等脈寬DDA算法模塊是數字積分電路，其輸出頻率均勻， 等占空比的控制脈沖；所述插補周期生成模塊由分頻器和連接分頻器的計數器組成，其產生的脈沖周期決定電路等脈寬數字積分算法插補周期，通過改變所 述計數器數據位數，可設置插補脈沖的周期及占空比。由于本實用新型的基于可編程邏輯器件的硬件插補電路采用了上述技術 方案，即通過可編程邏輯器件發生按特定算法得出的控制脈沖，實現對電機驅動器的控制；該方法可以在不改變電路系統設計或線路板的情況下，為重構邏 輯功能而對可編程邏輯器件進行編程或反復編程，使硬件變得像軟件一樣靈活 而易于修改、升級。采用可編程邏輯器件實現硬件插補器具有結構簡單、無分 立元件、邏輯修改方便、抗干擾性能強等特點。
以下結合附圖和實施方式對本實用新型作進一步的詳細說明 圖1為本基于可編程邏輯器件的硬件插補電路的邏輯原理框圖。
具體實施方式
如圖l所示，本實用新型基于可編程邏輯器件的硬件插補電路包括微處理 器l、發出時鐘信號的晶振電路9和可編程邏輯器件，微處理器l連接可編程 邏輯器件并釆用并行傳送方式發送控制信息給可編程邏輯器件，可編程邏輯器 件將控制信號轉化為控制電機驅動器的串行控制信號，可編程邏輯器件包括多路選擇器2，其還包括若干雙緩沖同步電路模塊、若干等脈寬DDA算法模塊5 和8、三態控制邏輯模塊12和插補周期生成模塊；所述雙緩沖同步電路模塊由 第一緩沖器3和第二緩沖器4串聯組成，所述第一緩沖器3連接所述多路選擇 器2，所述第二緩沖器4連接等脈寬DDA算法模塊5，所述三態控制邏輯模塊 12連接所述多路選擇器2，所述插補周期生成模塊連接所述等脈寬DDA算法模 塊5。上述電路中，所述的雙緩沖同步電路模塊和等脈寬DDA算法模塊5至少是——個.在本電路中，所述等脈寬DDA算法模塊5是數字積分電路，其輸出頻率均勻， 等占空比的控制脈沖；所述插補周期生成模塊由分頻器IO和連接分頻器10的 計數器11組成，其產生的脈沖周期決定電路等脈寬數字積分算法插補周期， 通過改變所述計數器數據位數，可設置插補脈沖的周期及占空比。本實用新型接收微處理器通過粗插補計算后得到的一個插補周期內各軸 進給量，將其轉化成頻率均勻、等占空比的進給脈沖，輸出給各軸的電機驅動 器。為實現上述目的，基于超高速硬件描述語言(Very High Speed Integrated Circuit Hardware Description Language)，利用復雜可編程邏輯器件(CPLD) 或現場門陣列(FPGA)實現硬件插補器電路，將插補功能設計成一個標準模塊， 其移植性強，提高了處理速度，而且減小了硬件電路的面積，保證了系統的可 靠性，同時可以對其升級，從而實現完全的開放和可重構。如圖1所示，以二軸為例，微處理器1發送來的X軸、Y軸數據經過多路 選擇器2送入各自的X軸第一緩沖器3和Y軸第一緩沖器6，同時置標志位 FLAGX二 'l， 、 FLAGY= '1' (l表示緩沖器有數據，'0'表示空)，判斷X軸、 Y軸緩沖器標志位FLAG一B是否為'0，，為'0'則將X軸和Y軸的第一緩沖器 3和6中的數據送到各自的第二緩沖器4和7，同時置標志位FLAG—B= '1'， FLAGX二 '0， 、 FLAGY二 '0， 。 FLAG B= '1，用于同步判斷，表示各軸數據已經 準備好，下一步在插補周期EN的上升沿將X、 Y軸數據送入各自的等脈寬DDA 模塊5和8中，同時FLJULB二 '0，。等脈寬DDA模塊經過插補計算，將數據轉 化成頻率均勻、等占空比的進給脈沖PULSEX、 PULSEY，同時將數據位的最高位 作為電機的方向信號DIRX、 DIRY，輸出給X軸和Y軸的電機驅動器。可編程邏 輯器件中還有一個三態控制邏輯模塊， 一個插補周期EN生成模塊。三態控制 邏輯模塊作用是傳遞數據和返回狀態信號給處理器，狀態信號用于判斷數據是 否已經發送到各自的緩沖區中。插補周期EN生成模塊作用是生成固定的插補 周期信號。 -在圖l中有輸入信號，輸出信號，雙向信號和內部信號，其分別為 輸入信號時鐘信號CLK全局復位信號RESET片選信號CS 地址選擇信號0 : AO 地址選擇信號l: Al 讀信號RD 寫信號WR輸出信號 X軸的脈沖信號PULSEXX軸的方向信號DIRXY軸的脈沖信號:PULSEYY軸的方向信號DIRY 雙向信號數據輸入輸出信號DATA 內部信號時鐘分頻信號CLK—SIG—OUT固定時間生成信號EN數據輸入信號DATAIN經一級緩存后X軸的狀態標志位FLAGX經鎖存后送入X軸的數據D一SIGX經二級緩存后的狀態標志位FLAG—B經一級緩存后送入X軸的數據D—BUFX經二級緩存后送入X軸的數據D—OUTX經一級緩存后Y軸的狀態標志位FLAGY經鎖存后送入Y軸的數據D一SIGY經一級緩存后送入Y軸的數據D一BUFY經二級緩存后送入Y軸的數據DJ)UTY 在圖l所示的邏輯原理框圖中，以二軸為例，設定DATAIN為8位二進制數， 其中最高位DATAIN[7]為方向位，DATAIN[6. .O]為數據位。CLK信號由外部晶 振產生，也可以由微處理器送出。EN用于設定固定時間，它的脈沖寬度由計數 器設定，通過改變計數器數據位數，可以靈活的改變EN的周期及占空比。CS、 A0及A1由微處理器給定，當"Al&AO" <= "00"時，輸入數據"DATAIN"送入 X軸緩沖器，"A麵"<="01"時，輸入數據"DATAIN"送入Y軸緩沖器。在6開始時，送入X軸緩沖器的數據是"10010000"，送入Y軸緩沖器的數據是 "00010100"，在規定的EN周期時間內，X軸脈沖輸出"PULSEX"輸出的脈沖 個數是"0010000"，即十進制的16， Y軸脈沖輸出"PULSEY"輸出的脈沖個 數是"0010100"即十進制的20，且脈沖輸出均勻。因為設定脈沖方向位為數 據位的最高位，所以"DIRX" 〈= '1， ， "DIRY" <= '0， ， "DIRX"顯示為高 電平，"DIRY"顯示為低電平。通過改變輸入數據"DATAIN"的值，可以改變 X軸、Y軸的輸出脈沖個數及方向。通過設定地址位"A1&A0"《"10"， "A1&A0" <="11"可以實現3軸、4軸等同時聯動，如控制軸數大于4，只要相應的擴 展地址位即可。本實用新型利用可編程邏輯器件實現硬件插補器電路，將插補功能設計成 一個標準模塊，結構簡單、無分立元件、邏輯修改方便、抗干擾性能強。其采用硬件等時間插補，插補的脈沖數目在一個插補周期里發完。同傳統 的硬件插補器相比，采用等時間插補，對數據的連續性和同步要求比較高，而 傳統的硬件插補器接收上位機軟件發送的速度、起點和終點坐標后進行插補運 算，插補結束后采用中斷或輪詢的方式通知上位機進行下一次插補操作。本電路采用雙緩沖結構，數據傳輸連續、可靠，速度快，無需中斷控制， 減輕了軟件的工作量。同步功能用于判斷各軸的數據是否已經接收完，接收完 畢后一起輸出到電機驅動器，這樣可以準確的控制多軸電機同步運行。采用等脈寬DDA算法，通過先將數據移位，進行X2操作后，再經過傳統 DDA插補計算后輸出頻率均勻、等占空比的脈沖頻率。實現簡單，消除了脈沖 的截斷誤差。
權利要求1、一種基于可編程邏輯器件的硬件插補電路，包括微處理器、發出時鐘信號的晶振電路和可編程邏輯器件，微處理器連接可編程邏輯器件并采用并行傳送方式發送控制信息給可編程邏輯器件，可編程邏輯器件將控制信號轉化為控制電機驅動器的串行控制信號，可編程邏輯器件包括多路選擇器，其特征在于可編程邏輯器件還包括若干雙緩沖同步電路模塊、若干等脈寬DDA算法模塊、三態控制邏輯模塊和插補周期生成模塊；所述雙緩沖同步電路模塊由第一緩沖器和第二緩沖器串聯組成，所述第一緩沖器連接所述多路選擇器，所述第二緩沖器連接所述等脈寬DDA算法模塊，所述三態控制邏輯模塊連接所述多路選擇器，所述插補周期生成模塊連接所述等脈寬DDA算法模塊。
2、 根據權利要求1所述的基于可編程邏輯器件的硬件插補電路，其特征 在于所述雙緩沖同步電路模塊和等脈寬DDA算法模塊至少是一個。
3、 根據權利要求1所述的基于可編程邏輯器件的硬件插補電路，其特征 在于所述等脈寬DDA算法模塊是數字積分電路，其輸出頻率均勻，等占空比 的控制脈沖。
4、 根據權利要求1所述的基于可編程邏輯器件的硬件插補電路，其特征 在于所述插補周期生成模塊由分頻器和連接分頻器的計數器組成，其輸出的 周期脈沖輸入等脈寬DDA算法模塊。
專利摘要本實用新型公開了一種基于可編程邏輯器件的硬件插補電路，其包括發送控制信息給可編程邏輯器件的微處理器，可編程邏輯器件將控制信號轉化為控制電機驅動器的串行控制信號，可編程邏輯器件接收微處理器發出的控制、數據及地址信號，并返回狀態標志，對上述信號采用兩級緩存處理，并同步發出控制脈沖，在規定的時間內，保證電機的動作統一，上述控制脈沖在可編程邏輯器件中按特定算法產生，實現對電機驅動器的控制；該電路可在不改變系統硬件的情況下，為重構邏輯功能而對可編程邏輯器件進行編程或反復編程，使硬件變得像軟件一樣靈活而易于修改、升級。采用本電路使電路結構簡單、無分立元件、邏輯修改方便、抗干擾性能強等特點。
文檔編號G05B19/414GK201110962SQ20072019916
公開日2008年9月3日 申請日期2007年12月12日 優先權日2007年12月12日
發明者林萬強, 建 王, 陶益民 申請人:上海開通數控有限公司