具有在金屬氧化物介質層中的電荷存儲納米晶體的集成電路器件柵結構及其制造方法

專利名稱：：具有在金屬氧化物介質層中的電荷存儲納米晶體的集成電路器件柵結構及其制造方法
技術領域：
：本發明涉及集成電路器件，更具體，涉及集成電路器件的柵結構及其制造方法。
背景技術：
：便攜式電子設備及嵌入式系統不斷增長的應用導致對能夠以非常高速編程的低功耗、高密度、非易失存儲器的需求。現已開發出來的—種存儲器是閃速電可擦除可編程只讀存儲器(FlashEEPROM)。其用于許多的便攜式電子產品中，例如個人計算機、蜂窩電話、便攜式計算機、錄音機等等，以及用在許多的較大的電子系統中，比如汽車、飛機、工業控制系統等等。FlashEEPROM器件典型地形成在集成電路襯底如半導體襯底上。在部分的襯底表面上，通常形成摻雜的源區和漏區，有溝道區在它們之間。可以在半導體襯底上在溝道區的上方且在源區和漏區之間，形成隧道氧化硅介質層。對于具有浮柵層、電極間介質層和控制柵層的晶體管，通常在該隧道氧化硅介質層之上，在溝道區上方，形成疊層柵結構。典型的，源區通常在該疊層柵結構的一側上，源區的一個邊緣與柵結構交迭。漏區通常在該疊層柵結構的另一側上，一個邊緣與柵結構交迭。如圖1中所示，所述器件可以通過例如熱電子注入來編程而通過Fowler-Nordheim隧穿來擦除。已經提出了硅(Si)納米晶體FlashEEPROM器件，其能夠利用用于直接隧穿的低電壓以及在硅納米晶體中存儲電子，來高速(幾百納秒)編程。通過使用電隔離(離散)的納米晶體電荷存儲位點(site)，可以減少經由柵氧化物層中的局部缺陷的電荷泄漏，例如圖14中所示。這可以與圖2中所示的連續浮柵泄漏路徑形成對比。還提出了鍺(Ge)納米晶體FlashEEPROM器件，其能夠以低電壓和高速編程。可以通過將鍺原子注入到硅襯底中來制造這種器件。然而，注入工藝可能導致鍺位于硅-隧道氧化物界面處，形成能夠使器件性能退化的陷阱位點。這種陷阱位點的存在對所得到的隧道氧化物層的厚度設置了一下限，因為在非常薄的隧道氧化物中缺陷引起的泄漏電流能夠導致較差的保持(retention)特性。還已經提出了具有隧穿氧化物/摻雜Ge的氧化物/帽蓋層(cappinglayer)的納米晶體電荷陷阱三層結構。這種結構可能具有電容-電壓(CV)曲線存儲滯回特性降低、制造工藝復雜、泄漏電流和離子出向(ion-cmt)擴散的問題。工藝復雜的問題可以包括在形成電子陷阱和得到過薄的隧道氧化物層上的困難。
發明內容本發明的一些實施例提供了形成用于集成電路存儲器件的柵結構的方法，包括在集成電路襯底上形成金屬氧化物介質層。將從元素周期表的4族選擇的且具有小于大約0.5厘米每秒(cm2/s)的熱擴散率的元素的離子注入到該介質層中，以在介質層中形成電荷存儲區，隧道介質層在該電荷存儲區下，而帽蓋介質層在該電荷存儲區之上。對包括該金屬氧化物介質層的襯底熱處理，以在該電荷存儲區中形成多個離散的電荷存儲納米晶體。在該介質層上形成柵電極層。在其他實施例中，該金屬氧化物介質層是具有介電常數在7以上的鋁、鉿、鈦、鋯、鈧、釔(yitrimn)和/或鑭的氧化物和/或氮氧化合物，并且所選擇的元素是鍺(Ge)。所述離子可以以小于大約10000電子伏特(eV)的注入能量來注入，并且可以以大于大約5000電子伏特(eV)的能量來注入。形成在襯底上的該金屬氧化物介質層的厚度可以小于大約30nm。在另外的實施例中，可以在注入離子之前對包括金屬氧化物介質層的襯底熱處理。該熱處理可以是在該金屬氧化物介質層的結晶溫度以上的溫度。該熱處理可以是在氮氣氛中在至少大約95(TC的溫度。在其他實施例中，在注入離子之后熱處理襯底包括在大約70CTC至大約900'C，將包括該金屬氧化物介質層的襯底快速熱退火大約5分鐘至大約30分鐘。可以在該快速熱退火之后在大約900'C至大約1050。C第二次快速熱退火大約5分鐘至大約30分鐘。在某些實施例中注入離子后的對襯底熱處理包括在大約900'C至大約95(TC對包括該金屬氧化物介質層的襯底快速熱退火大約5分鐘至大約30分鐘。在另外的實施例中，該金屬氧化物介質層的厚度小于大約30納米(nm)。隧道介質層的厚度可以小于大約9nm。注入離子步驟可以包括以基于該金屬氧化物介質層的厚度而選擇的平均注入深度并且以不大于大約7納米(nm)的投影射程標準差(deltaprojectionrange)注入離子。注入離子步驟可以包括以從大約20埃(A)至大約60A投影射程標準差注入離子。該金屬氧化物介質層可以具有至少大約5電子伏特(eV)的能帶隙。注入離子步驟可以包括以大于7000電子伏特(eV)且小于大約10000eV的離子注入能量以及從大約lxl0"/cm2至大約2xl016/cm2的離子注入劑量來注入離子。該納米晶體可以具有從大約lnm至大約7nm的直徑，并且納米晶體中的一些之間的間隔可以在大約lnm和大約7nm之間。在另外的實施例中，注入離子步驟包括以第一離子注入能量注入所選元素的離子，以在隧道介質層上形成第一電荷存儲層，以及以小于該第一離子注入能量的第二離子注入能量將所選元素的離子注入，以在第一電荷存儲層上形成第二電荷存儲層，二者之間存在基本沒有注入的離子的區域。注入離子步驟可以包括在該金屬氧化物介質層中相對于襯底的多個不同高度位置上注入離子，并且對襯底熱處理，以提供與一些離散電荷存儲納米晶體交迭的多層結構。在其他實施例中，在形成該金屬氧化物介質層之前，在襯底上的柵介質層上形成公共柵。在公共柵電極的側壁以及與公共柵的各側相鄰的襯底的溝道部分上，進行形成該金屬氧化物介質層、注入離子以及熱處理。形成該柵電極層的步驟包括在與公共柵的各側相鄰的第二介質層上形成側壁柵，并在溝道部分之上延伸。在另外的實施例中，其中在形成該金屬氧化物介質層之前，在襯底中形成在源區和漏區之間延伸的溝道區，所述溝道區包括凹陷區以及與凹陷區相鄰的臺階區。在包括凹陷區和臺階區的溝道區上，進行形成該金屬氧化物介質層、注入離子、熱處理以及形成柵電極。該凹陷區可以具有圓形的(rounded)部分。該集成電路器件可以是非易失存儲器件或動態隨機訪問存儲器(DRAM)。該集成電路器件可以是閃存存儲器，并且該電荷存儲區可以是閃存存儲器的單元的浮柵。在另外的實施例中，該金屬氧化物介質層是第一介質層，并且該方法在注入離子和熱處理襯底之間進一步包括在該金屬氧化物介質層上形成第二介質層，該第二介質層是金屬氧化物。該第二介質層可以具有小于大約lOnm的厚度。該第一和第二介質層可以是相同材料。該第一和第二介質層可以是鋁、鉿、鈦、鋯、鈧、釔和/或鑭的氧化物和/或氮氧化合物，并且所選擇的元素可以是鍺(Ge)。所述離子注入可以以小于大約10000電子伏特(eV)的注入能量來注入離子，并且可以以大于大約7000電子伏特(eV)的能量來注入。形成在襯底上的該金屬氧化物介質層的厚度可以小于大約20nm。在其他實施例中，形成第二介質層步驟包括通過原子層淀積(ALD)和/或等離子增強化學汽相淀積(PECVD)形成該第二介質層。在某些包括公共柵電極的實施例中，在公共柵電極的側壁以及與該公共柵的各側相鄰的襯底的溝道部分上，執行形成該第一介質層、注入離子、熱處理以及形成該第二介質層，并且形成柵電極層步驟包括在與該公共柵的各側相鄰的第二介質層上形成側壁柵，并在溝道部分上延伸。在某些實施例中，其包括在襯底中形成在源區和漏區之間延伸的包括凹陷區和與臺階區的柵區，在包括凹陷區和臺階區的溝道區上進行形成該第一介質層、注入離子、熱處理以及形成該第二介質層和柵電極。在另外的實施例中，形成集成電路存儲器件的柵結構的方法包括在集成電路襯底上形成金屬氧化物介質層，并在該金屬氧化物介質層的結晶溫度以上的溫度對包括該金屬氧化物介質層的襯底進行熱處理。以小于大約10000電子伏特(eV)和從大約lxl014/cm2到大約2xl0"/ci^的注入劑量，將鍺(Ge)離子注入到熱處理了的第一介質層中，以在該金屬氧化物介質層中形成電荷存儲區，隧道介質層在該電荷存儲區之下，而帽蓋介質層在該電荷存儲區之上。在大約700'C至大約90(TC對包括該第一介質層和第二介質層的襯底快速熱退火大約5分鐘至大約30分鐘，以在該電荷存儲區中形成多個離散的電荷存儲納米晶體，以及在該第二介質層上形成柵電極層。在注入離子和快速熱退火之間，可以在該金屬氧化物介質層上形成第二介質層。該第二介質層可以是厚度小于大約lOnm的金屬氧化物。在其他實施例中，用于集成電路器件的柵結構包括集成電路襯底和襯底上的金屬氧化物介質層。該金屬氧化物介質層包括襯底上的隧道介質層、電荷存儲層以及電荷存儲層上的帽蓋介質層，所述電荷存儲層包括從元素周期表的4族中選擇的并具有小于大約0.5厘米每秒(cm2/s)的熱擴散率的元素的多個離散納米晶體。柵電極層在該帽蓋介質層上。該金屬氧化物介質層可以是第一介質層，并且該柵結構可以進一步包括插入在該帽蓋介質層和柵電極層之間的第二介質層。該第二介質層可以是金屬氧化物，并具有小于大約10iim的厚度，并且該第一介質層可以具有不大于大約20rnn的厚度。該第一和第二介質層可以是鋁、鉿、鈦、鋯、鈧、釔和/或鑭的氧化物和/或氮氧化合物。在另外的實施例中，該隧道介質層具有不大于9nm的厚度，并且該納米晶體具有從大約1nm至大約7nm的直徑，而該納米晶體中的一些之間的間隔是在大約1nm至7nm之間。該電荷存儲區可以包括與一些離散的電荷存儲納米晶體交迭的多層結構。在某些實施例中，存儲單元可以進一步包括襯底上柵介質層上的公共柵，并且該金屬氧化物介質層沿該公共柵電極的側壁并且在與該公共柵的各側相鄰的溝道部分上延伸。該存儲單元進一步包括在與該公共電極的各側相鄰的金屬氧化物介質層上并在溝道部分之上延伸的側壁柵。在其他實施例中，該存儲單元進一步包括在襯底中形成在源區和漏區之間延伸的溝道區，該溝道區包括凹陷區以及與該凹陷區相鄰的臺階區。該金屬氧化物介質層沿著包括該凹陷區和臺階區的溝道區延伸。該凹陷區可以具有圓形的部分。'通過參考附圖詳細說明本發明的示范實施例，本發明上述及其他特征和優點將更加顯而易見，在附圖中圖1是示出常規浮柵存儲單元中擦除和編程的示意剖面圖。圖2是示出常規連續浮柵存儲單元的泄漏路徑的示意剖面圖。圖3A至圖3D是示出根據本發明某些實施例，用于形成集成電路器件的柵結構的方法的剖面圖。圖4A和圖4B是示出根據本發明某些實施例，用于形成包括離散的電荷存儲納米晶體的電荷存儲區的熱處理的視圖。圖5是示出根據本發明某些實施例的電荷陷阱雙層結構的剖面圖。圖6是示出根據本發明某些實施例的包括柵結構的閃存存儲器件的剖面圖。圖7A至圖7C是根據本發明某些實施例的閃存存儲器件的能帶圖。.圖8至圖ll是示出根據本發明另外的實施例的包括柵結構的閃存存儲器件的剖面圖。圖12A是根據本發明某些實施例的閃存存儲器件的電容-電壓(CV)滯回曲線。圖12B和圖12C是沒有金屬氧化物帽蓋層的閃存存儲器件的電容-電壓(CV)滯回曲線。圖13A至圖13E是根據本發明某些實施例的以不同溫度熱處理的閃存存儲器件的電容-電壓(CV)滯回曲線。圖14是示出對于離散電荷存儲納米晶體浮柵的泄漏路徑的示意剖面圖。圖15是示出根據本發明某些實施例的仿真注入結果的視圖。圖16是示出根據本發明某些實施例的用于形成集成電路器件的柵結構的操作的流程圖。圖17是示出根據本發明其他實施例的電荷陷阱雙層結構的剖面圖。圖18是示出根據本發明某些實施例的電荷俘獲單層結構的剖面圖。圖19A至19C是根據本發明其他實施例的閃存存儲器件的能帶圖。圖20是示出根據本發明某些實施例的電荷陷阱雙層結構的剖面圖的TEM照片。圖21是根據本發明其他實施例的閃存存儲器件的電容-電壓(CV)滯回曲線。圖22是根據本發明某些實施例的泄漏電流特性的圖示說明。圖23A和23B是根據本發明另外實施例的閃存存儲器件的電容-電壓(CV)滯回曲線。圖24是根據本發明某些實施例的電荷陷阱結構以及形成該所述結構的方法的剖面圖表。具體實施方式下面參考附圖更全面地說明本發明，附圖中示出了本發明的實施例。但是，本發明可以以不同形式來實現，并不應認為本發明被限制于在此闡述的實施例。而是，提供這些實施例以使得本發明公開更透徹和完整，并向本領域技術人員全面傳達本發明的范圍。在附圖中，為了清楚起見，可能放大了各層和各區域的尺度和相對尺度。將理解，當一要件或層被稱作在另一要件或層"上"、"連接"或"耦合"到另一要件或層時，其可以是直接在該另一要件或層之上，直接連接或耦合到該另一要件或層，或者也可以存在中間要件或中間層。與之相反，當一要件被稱作"直接在另一要件或層上"、"直接連接"或"直接耦合"到另一要件或層上，則不存在中間要件或中間層。在附圖中用相同的附圖標記來表示相同的要件。如在此所使用的，術語"和/或"包括一個或多個相關列舉項的任意和全部組合。將理解，盡管術語第一、第二等在此可以用來描述各種要件、組成、區域、層和/或部分，但是這些要件、組成、區域、層和/或部分不應受這些術語的限制。這些術語僅僅是用來將一個要件、組成、區域、層或部分與另一區域、層或部分區分開。因此下面討論的第一要件、組成、區域、層或部分也可被稱作第二要件、組成、區域、層或部分，而不脫離本發明教導的范圍。在此可以使用空間上相對的術語，如"在...下"、"在...下方"、"下"、"在...之上"、"上"等等，以便于描述如附圖所示的一個要件或特征對于另一要件(或多個要件)或特征(或多個特征)的關系。將理解，空間上相對的術語意圖是除了包括附圖中所示出的定向外還包括在使用或操作中器件的不同定向。舉例來說，如果將附圖中的器件翻轉，那么被描述為在其他要件或特征"下"或"下方"的要件將被定向為在該其他要件或特征"之上"。因此，該示例性的術語"在...下方"能夠包括之上和之下兩個定向。可以將器件另外定向(如，選自卯度或在其他定向上)，則相應地解釋在此使用的空間上相對的描述符。在此使用的術語體系僅是處于描述具體實施例的目的，而不是限制本發明的范圍。如在此所使用的，除非上下文明確表示不同的意思，單數形式"a"、"an"和"the"也表示復數形式。將進一步理解，術語"包括"和/或"包含"，當用在本說明書中時，指明所陳述的特征、整體、步驟、操作、要件和/或部件存在，但是并不排除存在或增加一個或多個其他特征、整體、步驟、操作、要件、部件和/或其組合。在此將參考剖面圖描述本發明的實施例，這些剖面圖是本發明理想實施例的示意視圖。如此可以預期，例如由于制造技術和/或容差而引起的圖示形狀的變化。因此，不應當認為本發明的實施例受到在此所示的區域的具體形狀的限制，而是包括例如由制造過程所引起的形狀上的變化。舉例來說，被示為直角的刻蝕區通常將具有圓形或彎曲的特征。因此，附圖中所示的區域本質上是示意性的，其形狀并不試圖示出器件區域的精確形狀，且并不限制本發明的范圍。除非另有說明，否則在此所使用的全部術語(包括科技術語)具有與本發明所述
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的普通技術人員所通常理解的相同的含義。將進一步理解，如那些在常用字典中定義的術語，應當解釋為具有與它們在相關領域的背景以及本申請文件中的意思一致的含義，并且除非在此明確定義了，否則不應望文生義。在本發明的某些實施例中，如將參考圖3A至圖3D說明的，可以提供柵結構，其在襯底中具有源區和漏區、其間定義溝道區的閃存存儲器件等中是有用的。在溝道區上形成第一介質層，并在該第一介質層上形成第二介質層，該第二介質層具有在大約5電子伏特(eV)以上的能帶隙以及比該第一介質層更薄的結構。在該第一介質層中嵌入多個電荷存儲納米晶體，并在該第二介質層上提供控制柵，以提供浮柵結構。在嵌入該電荷存儲納米晶體之后，第一介質層可以對應于納米晶體下的隧道氧化層，并且一部分第一介質層在該納米晶體之上，而第二介質層可以對應于耦合/帽蓋和阻擋層，電荷存儲層在它們之間，包括多個離散的電荷存儲納米晶體。現在參考圖16的流程圖以及圖3A的剖面圖，圖3A中示出了在塊1600用于形成低k介質層的操作，其中，將第一介質層110示出為形成在集成電路(半導體)襯底100上。第一介質層110可以是氧化硅，且可以具有在大約5eV以上的能帶隙。在某些實施例中，第一介質層IIO的厚度可以是小于大約17納米(nm)，并且在某些實施例中可以是大約15納米，這可以便于該第一介質層110中單個納米晶體的形成。圖3B中示出了用于本發明的某些實施例的在塊1610用于將離子注入到第一介質層中以形成電荷存儲區域的操作。如圖3B中所示，從元素周期表IV族(4族)中選擇的且具有小于大約0.5厘米每秒(cm2/5)的熱擴散率的元素的離子112，被注入到第一介質層IIO中，以在第一介質層110中形成電荷存儲區，而隧道介質層在該電荷存儲區下。例如，如圖3B中所示，從IV族中選擇的元素的離子112可以是鍺(Ge)。下表1示出了如在此對于不同實施例描述的用于注入到介質層的鍺和硅離子之間的特性差別。從表l可以看出，鍺的介電常數(k)大于硅的介電常數，并且其能帶隙小于硅的能帶隙，這允許所形成的電荷存儲層以及包括該層的柵在低電壓下工作。從表l可以進一步看出，對于鍺，形成納米晶體的溫度較低，并且其熱擴散率較小，使得更易于在期望的深度位置上并以較低的擴散差異(diffusionvariability)形成納米晶體。此外，由于對于鍺，可以以較低的溫度進行快速熱處理(RTP)以提供退火，因此由于離子注入后的熱處理可以使得嵌入的納米晶體結構在垂直方向和其他方向上較少擴散，故可以更易于形成納米晶體信號層。在熱處理期間，比起硅，更易于防止鍺向外擴散。結果，由于相鄰的納米晶體可能較少地彼此影響，故可以在層中提供更均勻的納米晶體尺寸微粒。此外，由于鍺的遷移率大于硅的，因而能夠使包括在此所述的柵結構的器件工作，其中以比硅高的速度注入的離子是鍺。表1<table>tableseeoriginaldocumentpage20</column></row><table>可以選擇在塊1610的離子注入條件，以提供注入層的期望平均注入深度和投影射程標準差(deltaprojectionrange)。更具體的，可以使用例如物質中離子傳輸(TransportoflonsinMatter,TRIM)仿真程序來選擇期望的離子注入能量和離子投射劑量。在某些實施例，提供關于所選定的平均注入深度不大于大約7納米(nrn)的投影射程標準差。在7rim以下的離子投影射程標準差可以使得離散的納米晶體離散微粒130—NC(圖5)的層下的介質層135(圖5)的厚度不大于大約6nm。在本發明的某些實施例中，以在塊1610選定的平均注入深度及從大約80A到大約120A的投影射程標準差注入離子。在本發明的某些實施例中，第一介質層110具有小于大約17nm的厚度。在某些實施例中，在塊1610的離子注入操作包括，以大于7000eV且不大于約30000eV的離子注入能量，并以從大約lxl0"cn^至大約2><1016(^12的離子投射劑量來注入離子。參考圖16和圖3C，在第一介質層110上形成第二介質(帽蓋)層120(塊1620)。更具體，在本發明某些實施例中該第二介質層120是金屬氧化物。在特定的實施例中，該第二介質層120可以是鋁、鉿、鈦、鋯、鈧、釔和/或鑭的氧化物和/或氮氧化合物。可以通過在襯底100上熱氧化來形成第一介質層110，而可以通過離子層淀積(ALD)和/或等離子增強化學汽相淀積(PECVD)來形成第二介質層120。第二介質層120的金屬氧化物可以是能帶隙在50eV以上，并且可以是比第一介質層110更薄和/或更致密的層。第二介質層120可以操作來限制或阻擋在編程操作期間電子穿過第一介質層110隧穿到形成在第二介質層120上的控制柵。在本發明的某些實施例中，第二介質層120的厚度可以小于大約10nm，這可以增加包括第二介質層120的柵的電容，以利于更高速操作。可以用來形成該第二介質層120的材料的示例包括，例如，氧化鋁(A1203)、氧化鉿(Hf02)以及氧化鋯(Zr02)，其中氧化鋁具有9的介電常數和8.7eV的能帶隙，氧化鉿具有25的介電常數和5.7eV的能帶隙，而氧化鋯具有25的介電常數和7.8eV的能帶隙。現在將參考圖3D和圖4A-4B，說明在圖16的塊1620所示的對包括第一和第二介質層110和120的襯底進行熱處理，以在第一介質層110的電荷存儲區中形成多個離散的電荷存儲納米晶體相關的操作。從圖3D中可以看出，在本發明的某些實施例中，使用快速熱退火122來作為熱處理以對第一介質層IIO快速熱退火。例如，可以在氮氣(N2)氣氛中進行快速熱退火。如圖4A和4B中所示，對于圖16的塊1620中的操作，可以使用一步(圖4A)或兩步(圖4B)退火處理。單步熱退火可以在大約70CTC至大約900'C的溫度進行大約5分鐘至大約30分鐘。在特定的實施例中，單步熱退火進行10分鐘。現在參考圖4B，可以在如參考圖4A所述的相同溫度條件下執行第一熱退火，以便在第一介質層110的電荷存儲區中形成離散納米晶體。在本發明的某些實施例中，納米晶體具有在大約lnm至大約7nm的直徑，并且納米晶體之間的間隔可以在大約1nm和大約7nm之間。在某些實施例中，在第一介質層110中形成基本單層的納米晶體。在另外的實施例中，納米晶體的直徑范圍可以在大約3nm至大約7rnn之間。如圖4B中進一步示出的，在形成納米晶體之后，進行第二次退火，其可以增加第一介質層110的致密性，并且可以進一步消除或補救在離子注入期間對第一介質層110的損傷。在某些實施例中，該第二次熱退火可以是在大約90(TC至大約1050'C的溫度大約5分鐘至大約30分鐘。第二次熱退火的相對較高的溫度可以有利地消除對第一介質層110的損傷。現在將參考圖5的剖面圖說明根據本發明實施例的集成電路存儲器件的柵結構。圖5示出了包括退火的第一介質層110和退火的第二介質層120的電荷陷阱雙層結構150。在退火的第一介質層110中嵌入了多個電荷存儲納米晶體130一NC。在納米晶體130一NC下的第一介質層區110a形成在包括該納米晶體130一NC的電荷存儲區下的隧道介質層或隧道氧化物125。在納米晶體130_NC之上的第一介質層區110b以及第二介質層120對應于耦合和阻擋氧化物140。如在此所用的，第一介質層110的區域110b可以被稱作耦合介質或氧化物層，而第二介質層120可以被稱作阻擋介質層或氧化物層。在某些實施例中，隧道介質層135具有不大于大約6nm的厚度。第二介質層120可以具有小于大約10rnn的厚度。第一介質層110可以是氧化硅，而第二介質層120可以是高k介質層。當第一介質層110是氧化硅而第二氧化物層是金屬氧化物，例如氧化鋁、氧化鉿或氧化鋯時，退火的第二介質層120在其中可以包括在退火期間從第一介質層110擴散的硅。第二介質層120中硅原子含量可以具有從該第一和第二介質層no和120之間的界面起沿該第二介質層120的表面降低的濃度梯度。類似的，第二介質層120可以包含從第一介質層110擴散來的一些注入離子，如鍺離子，并且第二介質層120中該離子的原子含量也可以具有從該第一和第二介質層110和120之間的界面起沿第二介質層的表面下降的濃度梯度。這種擴散可以是雙向的，氧化硅第一介質110也可以包括在退火期間從第二介質層120擴散來的第二介質層120的鋁、鉿、鋯或其他金屬。如此，第一介質層110中的金屬含量可以具有從該第一和第二介質層110和120間的界面向襯底100下降的濃度梯度。如圖5中所示，在某些實施例中，第二介質層120沒有第一介質層110厚。例如，如在上面多處說明的，第二介質層可以具有大約10nm的厚度，而第一介質層IIO可以具有小于大約17mn的厚度。盡管圖5中示出了在單一平均注入深度的單層離散納米晶體130一NC，但是將理解，在本發明的某些實施例中，可以在第一介質層110的電荷存儲區中提供多層的離散納米晶體130一NC。在這些實施例中，可以通過以第一離子注入能量注入選定元素的離子以在隧道介質層135上形成第一電荷存儲層，以及以小于該第一離子注入能量的第二離子注入能量注入選定元素的離子，以在不同于該第一電荷存儲層的深度形成第二電荷存儲層，而兩者之間的區域基本上沒有注入的離子，來形成該多層結構。將理解，如此處所使用的，基于離子注入工藝的選擇的平均注入深度以及投影射程標準差特性，基本沒有注入離子的多層結構允許某些離子的注入。將進一步理解，盡管上面參考兩層進行了說明，但是可以在第一介質層110中在相對于襯底100的多個不同高度的位置上注入離子，并且襯底IOO和第一介質層110及第二介質層120的熱處理工藝可以提供與一些離散電荷存儲納米晶體交迭的多層結構。現在將參考圖6的剖面圖說明包括根據本發明某些實施例的柵結構的閃存器件。從圖6中可見，閃存器件包括襯底100,其具有形成在其中的源區170S和漏區170D，溝道區180延伸在源區170S和漏區170D之間。在溝道區180上形成電荷陷阱雙層150。所示的電荷陷阱雙層150包括由第一介質層110的下部區域110a所限定的隧道氧化層135。隧道氧化層135的厚度可以在6nm以下，在某些實施例中，可以是從大約4.5nm至大約5.5nm。可以選擇隧道氧化層135的厚度，以使其足夠薄，以在將編程電壓施加到閃存器件時提供電子隧穿。在不同的實施例中，離散的帶電的納米晶體130一NC具有大約1nm至大約15nm的直徑，在某些實施例中，具有在大約3nm至大約7nm之間的直徑。納米晶體130—NC可以是點陣類型(dottype)的，并且納米晶體130—NC間的間隔可以在大約3nm和大約7mn之間。可以選擇納米晶體130一NC間的距離，以限制或者甚至防止電荷的橫向擴散。所示的電荷陷阱雙層150進一步包括耦合及阻擋氧化層140，其包括第一介質層110的區域110b以及第二介質層120。在襯底上形成柵電極層，以在第二介質層120上限定控制柵160。控制柵160可以是金屬、摻雜的多晶硅等等。盡管在圖6的實施例中控制柵160被示出為單層結構，但是其也可以是多層結構。在圖6所示的閃存器件中還示出了側壁隔離(多個側壁隔離)165以及另外的帽蓋層162。側壁隔離165被示出為在控制柵160的每一側上，并且可以形成為氧化硅襯墊(liner)等。盡管參考圖6說明為閃存器件，但是將理解，本發明的各實施例可以提供一柵結構，其可以用于非易失存儲器件和/或動態隨機訪問存儲器器件(DRAM)。但是，這里所描述的實施例是參考例如閃存器件中的浮柵結構說明的。現在將參考圖7A至圖7C的能帶圖描述另外用于本發明的某些實施例的圖6的存儲器件的操作。圖7A示出初始狀態能帶圖。具體的，圖7A示出了其中第一介質層110的能帶隙是9eV且該第一介質層是氧化硅的實施例。第二介質層120的能帶隙是8.7eV，且第二介質層是氧化鋁。鍺納米晶體130—NC的離散納米晶體的能帶隙是0.66eV。控制柵160可以是鋁。對于圖7A中所示，隧道氧化層135可以是具有大約6nm厚度的氧化硅。鍺納米晶體13(LNC的平均直徑可以在4nm，并且可以提供單層納米晶體130一NC。圖7A中所示的耦合和阻擋層140用于具有大約7nm厚度的第一介質層的氧化硅區110b，并且用于具有大約10nm厚度的氧化鋁第二介質層120。現在將分別參考圖7B和7C所示的能帶圖說明對于圖7A中所示的示例性能帶圖的擦除和編程操作。參考圖7C，說明圖6中示出的器件的擦除操作狀態。具體的，地電壓示出為被施加到控制柵160，而將負擦除電壓(Verase)施加到襯底100。如此，通過圖7C中實箭頭線所示的FN隧穿和/或熱載流子注入，存儲在離散電荷存儲納米晶體130—NC上的電荷向襯底輻射。現在將參考圖7B，說明圖6的器件的編程操作狀態。如圖7B中所示，正電壓(Vpgm)施加到控制柵160，并將地電壓(GND)施加到襯底IOO。如此，從溝道區180傳播來的電子在通過FN隧穿經過隧道氧化層135之后，被俘獲在包括離散電荷存儲鍺納米晶體130_NC的電荷存儲區中。但是，將理解，在將正編程電壓(Vpgm)施加到控制柵160,并將類似于Vp^的高電壓施加到源區170S，且將地電平GND施加到漏區170D時，鄰近于源區170S產生的熱載流子電子可以如圖7B中的實箭頭線所示注入并在經過隧道氧化物層135之后被納米晶體13(LNC俘獲。換而言之，在本發明的某些實施例中，可以使用FN隧穿和/或熱載流子電子編程。如果施加到控制柵160的電壓的耦合率高，則可以將較高的電壓轉移到納米晶體130一NC上。這可以引起FN隧穿和/或熱載流子電子流的有效注入。換句話說，利用以高介電常數材料比如金屬氧化物制成的第二介質膜120，可以使非易失存儲器件快速操作。由于在某些實施例中，第一介質膜區域110b的能帶隙是大約8到大約9電子伏特，因此如果第二介質膜120的能帶隙在5eV之下(見，圖7B中虛線)，則納米晶體130一NC中的俘獲電荷可以進一步向控制柵160隧穿。因此，在本發明的某些實施例中，第二介質膜120具有5電子伏特以上的能帶隙，以提供阻擋電子電荷從納米晶體130—NC向控制柵160的隧穿。現在將參考圖8—11的剖面圖說明集成電路器件的另外實施例。首先參考圖8中所示的實施例，電荷陷阱雙層150被示為形成在溝道區180的一部分上。在該溝道區180的其余部分上形成第二介質層120以作為柵介質層。控制柵160形成在第二介質層120上。換句話說，圖8所示的實施例中的電荷陷阱雙層150并不是如參考圖6的實施例所描述的那樣完全延伸跨過溝道區180。圖8中所示的實施例的結構在操作期間可以提供存儲器件降低的電能消耗，并且因而可以增加存儲器件的編程和擦除效率。可以基本如此前所述地形成圖8中所示的柵結構。具體的，在襯底100上形成選定大小的第一介質110之后，將用來產生離散電荷存儲納米晶體的離子注入到所形成的第一介質層110中。形成第二介質層120，覆蓋第一介質層110，且在襯底100上。然后可以通過熱處理，比如如前所述的快速熱退火工藝，在第一介質層110中形成納米晶體130_NC。現在將參考圖9說明根據本發明另外實施例的閃存器件。如圖9的剖面圖所示，在側壁柵167和溝道區180之間形成電荷陷阱雙層150。該電荷陷阱雙層150也被示出為在側壁柵167和主控制柵160之間延伸。柵氧化層105被示為形成在溝道區180中在控制柵160和襯底100之間。在形成柵氧化層105和控制柵160之后，在得到的襯底100上形成電荷陷阱雙層150。然后可以淀積用于側壁柵的導電膜。側壁柵167可以例如，通過回刻工藝，用淀積的導電膜形成。因此，圖9中所示的結構可以提供用于多比特存儲單元的浮柵結構。圖9中所示的實施例不同于參考圖6和圖8描述的實施例之處在于在形成第一介質層110之前，在柵介質層105和襯底100上形成公共柵160。在公共柵電極160的側壁上，以及在與公共柵160的各側相鄰的襯底100的溝道區180的一部分上，進一步進行與對該第一介質層110和第二介質層120離子注入和熱處理有關的操作。在與公共柵160的各側相鄰的第二介質層120上形成側壁柵167，并且其在包括電荷陷阱雙層150的溝道區180的一部分上延伸。現在將參考圖IO說明根據本發明另外實施例的存儲單元結構。對于圖IO中所示的實施例，溝道區180包括凹陷區18(LRC以及與該凹陷區180—RC相鄰的臺階區180—SC，這兩個區域延伸在襯底100中的源區170S和漏區170D之間。電荷陷阱雙層150被示為形成在包括該凹陷區180一RC和臺階區180—SC的溝道區180上。在圖10的實施例中還示出了側壁隔離165以及另外的帽蓋層162。圖11的實施例中所示的存儲單元結構類似于參考圖IO所說明的。圖11中所示的實施例不同于圖IO的實施例之處在于凹陷區180一RC具有圓形(rounded)部分。類似于圖9中所示的，圖10和11中所示的實施例可以適于用于存儲器件的多比特存儲單元。現在將參考圖12A至圖12C中所示的電容-電壓(C-V)滯回曲線進一步說明根據本發明某些實施例的操作。圖12A示出了當從元素周期表的4族選擇的用于注入到第一介質層110的離子的元素是鍺時，本發明的實施例的操作特征。更具體的，對于圖12A中的仿真結果，以大約2Xl()W/cr^的投射劑量、大約30keV的注入能量將鍺離子注入到具有大約17nm的厚度的氧化硅第一介質層110。該第一介質層110是通過熱氧化工藝在p型襯底100上生長的。將氧化鋁第二介質層120形成為具有大約10nm的厚度。通過在氮氣氛中以大約SO(TC的溫度快速熱退火(RTA)大約10分鐘，來形成離散電荷存儲納米晶體130_NC。在該第二介質層120上形成鋁控制柵。如圖12A中所示，利用本發明的具有電荷陷阱雙層150的實施例，通過從負的施加電壓到正的施加電壓的電壓掃描(sweep)，電容在方向81上移動。在相反的方向中，通過從正的施加電壓到負的施加電壓的電壓掃描，電容在方向82上移動。換句話說，圖12A所示的實施例具有期望的逆時針滯回。方向81上的電容變化表示氧化硅層110和p型襯底IOO之間界面通過電子積累變為反型狀態(inversionstate)。當p型襯底100表面達到反型狀態時，電子可以被俘獲在第一介質層110的電荷存儲區中的鍺納米晶體130—NC中。另一方面，由于離散電荷存儲納米晶體130—NC中的電子俘獲，在方向82中的電容曲線具有正的平帶電壓偏移。如圖12A的CV曲線中進一步示出的，隨著施加電壓的范圍增加，由于正的平帶電壓偏移增加，滯回寬度也增加。如此，隨著施加電壓增加，鍺納米晶體130一NC中俘獲的電子的數量可以增加，以積累更多的電荷。換句話說，在編程期間可以發生更好的電荷俘獲，以改善器件操作和性能。如此，如圖12A中所示的，本發明的某些實施例提供了逆時針的滯回特性，并具有適于存儲器件操作的滯回寬度。對于圖12B中所示的C-V滯回曲線，與用于圖12A中所示的實施例的10nm厚度的氧化鋁相比，第二介質層120是具有大約30nm厚度的氮化硅層。當使用具有5eV的氮化硅作為第二介質層120時，表現出圖12B中所示的滯回程度的順時針滯回特性。對于圖12C中所示的C-V滯回曲線，第二介質層120使用具有大約100nm厚度的氧化硅層，代替圖12A中所示的氧化鋁層。當使用氧化硅作為第二介質層120時，圖12C中所示的滯回曲線可能不具有正常特性。圖13A至圖13E示出了在第一介質層110的電荷存儲區中形成離散電荷存儲納米晶體130一NC中使用不同退火溫度的C-V滯回曲線。圖13A至圖13E中所示的曲線是基于這樣的結構的，g卩，該結構包括以大約2X1016/cm2的投射劑量和大約7keV的注入能量注入到通過熱氧化工藝在p型襯底上生長至大約17nm的氧化硅第一介質層110中的鍺離子。另外，在第一介質層HO上形成具有大約10nm厚度的氧化鋁第二介質層120。通過在各厚度以不同溫度在氮氣氛中快速熱退火大約IO分鐘，來執行用于形成離散電荷存儲納米晶體130一NC的熱退火。更具體的，圖13A對應于大約600'C的溫度，圖13B對應于大約700'C的溫度，圖13C對應于大約80(TC的溫度，圖13D對應于大約90(TC的溫度，而圖13E對應于大約95(TC的溫度。然后在得到的電荷陷阱雙層150上形成鋁控制柵。對于圖13A中所示的在600'C溫度的C-V滯回曲線，未提供正常滯回特性。在圖13E中示出的以大約95(TC的溫度退火情況下，出現不穩定的順時針滯回特性。與之對比的，對于在70(TC、80(TC以及90(TC溫度下的退火，如圖13B至13D所示，提供了用于存儲器件的期望的逆時針滯回特性。具體的，圖13C中示出的800'C退火溫度的C-V滯回曲線可以為本發明的實施例中形成的某些存儲器件提供特別期望的存儲器滯回特性。下面的表2中示出了根據本發明實施例的滯回特性的示例。具體的，表2提供了對于分別包括10nm和20nm厚度的氧化鋁第二介質層120的器件，在不同鍺離子注入能量和不同退火溫度下的滯回特性的例子。在表2中，以CW表示順時針滯回特性，而以CCW表示逆時針滯回特性。請注意，如表2的例子中所示的，對于在大約10nm下的氧化鋁厚度、以及7至30keV的鍺離子注入能量、在700'C至900'C退火溫度下退火IO分鐘或更少，表現出了優選器件特性。表2<table>tableseeoriginaldocumentpage30</column></row><table>將理解，本發明的某些實施例提供了離散的電荷存儲納米晶體130_NC。如此，如圖14中所示，與參考圖2所述的連續浮柵結構的泄漏特性相比，可以提供俘獲的電荷電子的單獨泄漏路徑。換句話說，在第一介質層110中由缺陷等所導致的泄漏路徑可以僅使有限量的電荷泄漏，允許由離散電荷存儲納米晶體130—NC形成的浮柵繼續工作。如上面對本發明不同實施例進一步說明的，通過在此說明的方法可以進一步簡化工藝。另外，通過第二介質層120的良好帽蓋層結構可以限制甚至防止離子擴散。可以提供退火及穩定的納米晶體形成，同時仍能消除在離子注入期間所引起的對氧化層的損傷。例如，上面參考圖4B描述的兩步退火工藝在修復離子注入期間所引起的對氧化層UO的損傷方面可以是特別有利的。另外，在某些實施例中，由于具有高介電常數的阻擋和耦合介質層140，可以提供所得到的包括電荷陷阱雙層150的存儲器件的低功率和高速度操作。并且如在此所說明的，還可以提供C-V滯回曲線上增強的滯回特性。圖15中示出了鍺離子注入的仿真結果。更具體的，圖15示出了分布以20keV、30keV、35keV和40keV的離子注入能量以7度的角度將鍺離子注入到具有500人的厚度的氧化硅目標層中的仿真結果。圖15中所示的仿真結果示出了大約350至大約400A的平均注入深度(Rp)以及大約80A至大約120A的投影射程標準差。在下面的表3中示出了各離子注入能量的相關平均注入深度以及投影射程標準差。表3<table>tableseeoriginaldocumentpage31</column></row><table>現在將再次參考圖16的流程圖，摘要說明形成集成電路存儲器件的柵結構的方法。操作從在集成電路襯底上形成低k介質層例如氧化硅層開始鍺，注入到第一介質層中，例如以大于7000eV的離子注入能量和從大約lxlO"/cr^至大約2xl0"/cn^的投射劑量注入，以在第一介質層形成電荷存儲區域，而不大于大約6nm的隧道介質層在該電荷存儲區下，以及帽蓋介質層在該電荷存儲區之上(塊1610)。在該第一介質上形成金屬氧化物第二介質層到例如小于大約10nm的厚度(塊1620)。對其中具有該第一和第二介質的襯底熱處理，例如，通過在大約70(TC至900'C的溫度快速熱退火大約5分鐘至大約30分鐘，以在電荷存儲區中形成多個離散電荷存儲納米晶體(塊1630)。在第二介質層上形成柵電極層(塊1640)。現在將參考圖17和18說明本發明的另外的實施例。除了將在此處說明的以外，圖17和18中相同編號的項一般與參考圖3A至圖3D和圖5所說明的那些對應。圖17和圖18的實施例分別示出電荷陷阱雙層和單層結構，其適于用在非易失存儲器件或動態隨機訪問存儲器(DRAM)器件中，例如閃存，作為柵結構的一部分。該存儲器件可以進一步包括如上面參考圖6所說明的結構。參考圖17和18示出并說明的某些實施例可以不同于前述實施例，不同之處在于離子可以注入到形成在溝道區上、可能具有比前述的氧化硅更致密結構的金屬氧化物層(或高K介質層)上。如將在此進一步說明的，襯底100中的第一介質層IIO可以具有5eV以上的能帶隙和7以上的介電常數，以及比氧化硅更致密的結構，這可以降低或最小化在相對薄的第一介質層110中由注入的離子形成的納米晶體在垂直和/或水平方向的擴散。圖17中示出的實施例包括高介電常數電荷陷阱雙層結構150a。在某些實施例中，可以通過在集成電路襯底100上形成作為金屬氧化物介質層110的第一介質層110，來形成圖17中所示的結構。如先前說明的實施例，從元素周期表4族中選擇的且具有小于每秒0.5厘米(cm2/s)的熱擴散率的元素的離子，被注入到介質層110中以在該介質層中形成電荷存儲器，柵介質層在該電荷存儲區下，而帽蓋介質層在該電荷存儲區之上。如圖17中更具體示出的，介質層110的下部區域110b對應于隧道介質層135a，而介質層110的上部區域110b對應于帽蓋介質層。在圖17的某些實施例中，第二介質層120淀積在第一介質層110上，作為阻擋介質層。區域110b，與圖17的實施例中的第二介質層120結合，對應于耦合和阻擋氧化層140a。對包括其中注入有離子的金屬氧化物介質層110的襯底100進行熱處理，來在介質層110的電荷存儲區中形成多個離散電荷存儲納米晶體130_NC。可以在第二介質層120上形成柵電極160(圖6)，以形成用于圖17的實施例的柵結構。在本發明的某些實施例中，金屬氧化物介質層110包括具有介電常數在7以上的鋁、鉿、鈦、鋯、鈧、釔和/或鑭的氧化物和/或氮氧化合物。在某些實施例中，金屬氧化物介質層110包括具有9的介電常數和8.7eV的能帶隙的氧化鋁(AI203)。在另外的實施例中，金屬氧化物介質層110包括具有25的介電常數和7.8eV的能帶隙的氧化鉿(Hf02)。在另外的實施例中，金屬氧化物介質層110包括具有25的介電常數和7.8eV的能帶隙的氧化鋯(Zr02)。金屬氧化物介質層110的厚度可以在大約30納米(nm)以下，并且在某些實施例中，在大約20nm之下。注入到金屬氧化物介質層110中以形成離散電荷存儲納米晶體130一NC的離子可以是鍺，并且在某些實施例中，離子劑量可以是在lX1016/cm2以下，并且在本發明的某些實施例中可以是從大約IX10力cm2到大約2X10"/cm2。可以以小于大約10000eV的注入能量注入離子。形成的氧化層135a的厚度可以小于大約9mn。在某些實施例中，可以使用大于5000eV的注入能量，來將鍺離子注入到金屬氧化物介質層110中。在進行將離子注入到金屬氧化物介質層100之前，可以基于金屬氧化物介質層110的厚度和/或嵌入的納米晶體130_NC之下的隧道氧化層135a的厚度，調節離子注入能量和離子投射劑量。可以例如利用物質中離子傳輸(TRIM)仿真程序來確定離子注入能量。第二介質層120可以是金屬氧化物，并可以是具有至少大約4以上高介電常數的材料，以增加其電容特性，這可以有助于高速操作，且有助于得到的包括圖17中所示的柵結構的存儲器件的大的電荷存儲容量。第二介質層120可以具有小于大約10rnn的厚度，這可以有助于使用于包括所示結構的存儲器件的高速操作的電容最大化。在某些實施例中，介質層120可以是鋁、鉿、鈦、鋯、鈧、釔和/或鑭的氧化物和/或氮氧化合物。例如，第二介質層120可以是氧化鋁、氧化鉿、氧化鋯，并且可以是與第一介質層IIO相同的材料。在其他實施例中，第二介質層120可以是氮化硅層。第二介質層120可以限制甚至防止在用來在第一介質層110中期望的位置形成離散納米晶體130—NC的熱處理工藝期間注入的離子從第一介質層110向外擴散。因此，第二介質層120可以作為阻擋層工作，并與第一介質層IIO的上覆蓋部分110b結合，來提供帽蓋和阻擋層140a。如上所述，第一和第二介質層110和120可以是相同的高介電常數材料。在某些實施例中，相匹配的材料選擇可以利于或允許所得到的采用圖17的柵結構的存儲器件的高速操作或較大容量，和/或簡化與形成圖17所示結構有關的制造工藝。可以使用例如原子層淀積(ALD)和/或等離子增強化學汽相淀積(ECVD)來形成第二介質層120。現在將參考圖18所示的剖面圖，說明根據本發明某些實施例的電荷陷阱單層結構150b。對于圖18的實施例，金屬氧化物第一介質層IIO淀積在襯底IOO上，并且在某些實施例中，具有5eV以上的能帶隙和7以上的介電常數，如上所述的，具有比參考圖3A至圖3D以及圖5所述的通常提供的氧化硅結構的結構更致密的結構。在圖18的電荷陷阱單層結構150b中，該第一介質層110包括與襯底100相鄰的下部110a，其定義隧道氧化層135b，以及上部110b，其定義耦合和阻擋氧化層140b。納米晶體13(^NC可以以距襯底100的表面9nm的距離嵌入在層110中，以提供小于大約9nm的隧道氧化層135b。因此，圖18的結構不同于圖17之處在于不提供第二介質層120，并且第一介質層110的上部110b提供耦合和阻擋氧化層140b。可以為圖18的實施例提供比圖17的更厚的第一介質層110。用于圖18的單層結構的選擇的離子注入能量可以在大約10000eV之下，并且在某些實施例中，可以大于大約7keV且小于大約10keV。對于圖17的結構，在某些實施例中，離子的注入能量可以大于大約5000eV而小于大約10keV。如上所述，用于圖17和圖18的實施例的離散電荷存儲納米晶體130—NC可以通過在離子注入之后對包括介質層IIO的襯底熱處理來形成。如前面參考圖4A和4B討論的，所述熱處理工藝可以是在大約700'C至大約900'C的溫度快速熱退火大約5分鐘至大約30分鐘。用于圖17的實施例的快速熱退火可以在形成第二介質層120之后進行。對于如圖4A中一步退火的某些實施例，快速熱退火可以在大約700'C至大約950'C下執行大約IO至大約30分鐘。在如圖5B所示的兩步退火中，第一次退火可以是在大約700'C至大約90(TC大約5至大約30分鐘，接著在大約90(TC至大約1050'C第二次退火大約5至大約30分鐘。圖4A的一步退火或一圖4B的第一次退火可以在選定的溫度進行，以降低或最小化介質層110中注入離子的外向擴散，以及使離子結晶來形成離散電荷存儲納米晶體130—NC。熱處理可以在氮氣氣氛中進行。圖4B中所示的第二次較高溫度退火步驟可以提供更密(致密)的第一介質層110，并且可以消除例如在離子注入器件在第一介質層110中產生的損傷。第二次熱處理階段可以進一步限制或甚至防止在包括圖17和圖18的柵結構的存儲器件的操作中產生泄漏電流。如前所述，第二次退火可以消除第一介質層110中產生的缺陷。可以在應用圖4B中所示的較高溫度的第二次熱處理階段之前，形成納米晶體130—NC。第一次熱處理工藝可以提供單層中的納米晶體布置，并且可以形成直徑具有大約3至大約7nm厚度的納米晶體。在某些實施例中，納米晶體13(LNC可以具有從大約1nm至大約7nm的直徑，并且納米晶體間的間隔在大約lnm和大約7nm之間。盡管在上述說明中，與選定元素的離子注入有關的操作涉及基本單層的結構，但是將理解，如對于前述實施例所討論的，可以通過在金屬氧化物介質層110中相對于襯底100的多個不同高度位置上注入離子，并對襯底100和介質層110熱處理，形成電荷存儲納米晶體130—NC的多層結構，以提供與一些交迭的離散電荷存儲納米晶體130—NC的多層結構。類似的，可以將離子注入到第一離子注入能量，以在隧道介質層135a、135b上形成第一電荷存儲層，并以小于該第一離子注入能量的第二離子注入能量注入離子，以在第一電荷存儲層上形成第二電荷存儲層，而兩者之間的區域基本沒有注入離子，其中由于離子注入工藝的投影射程標準差，在中間區域中所述"基本沒有"實際上也允許一定量的離子注入。如前所述，圖5中示出的電荷陷阱層結構可以被包括在例如圖6以及圖8至圖11所示的那些不同集成電路器件中。將進一步理解，類似的，圖17禾n/或圖18中所示的電荷陷阱結構可以用在圖6和圖8至圖ll中所示的存儲器件中，其中在這些圖中標記150結構所示之處使用了結構150a、150b。例如，參考圖17和圖6，圖6的結構可以提供有具有在大約9rnn之下的厚度的隧道氧化層135a(110a)和具有在大約7以上的介電常數以及在大約5eV以上的能帶隙的致密(緊密)結構，并可以配置成允許電子經隧道氧化層135a電子隧穿到由離散電荷存儲納米晶體130_NC定義的浮柵中。可以在大約3至大約7rnn的電荷存儲納米晶體130一NC之間提供間隔，以限制或甚至防止電荷存儲納米晶體13(LNC之間電荷的橫向擴散。耦合和阻擋介質層140a可以操作為限制或阻擋在器件的操作期間當電壓施加到控制柵160時，存儲納米晶體130一NC上存儲的電荷向控制柵160移動。現在將參考圖19A至19C的能帶圖進一步說明包括圖17的電荷陷阱層結構150a的柵結構的操作。首先參考圖19A，說明能帶圖的初始狀態。如圖19A中所示，第一介質層110和第二介質層120的能帶隙為大約8.7eV，且其介電常數是9，其中該第一和第二介質層IIO和120的材料是氧化鋁。在使用鍺來作為選擇的離子用于納米晶體的注入和形成的情況下，鍺納米晶體130一NC的能帶隙為大約0.66eV。對于圖19A至19C所示的例子，控制柵是鋁，而隧穿氧化層135具有大約9nm的厚度。在基本上單層的結構中，鍺納米晶體130_NC的平均直徑為大約4nm。氧化鋁的耦合和阻擋層140a的厚度為大約17mn。在圖19B的能帶圖中示出了編程操作狀態。如圖19B中所示，當將正的編程電壓V,施加到控制柵160而地電壓施加到襯底100時，通過FN隧穿經隧道氧化層135a，來自溝道區100的電子被俘獲在鍺納米晶體130一NC中。在某些實施例中，當將正的編程電壓(Vpgm)施加到控制柵160，而將基本類似于PGM的高電壓施加到源區170S，將地電壓(GND)施加到源區170D時，如圖19B中的實箭頭線所示的，鄰近源區170S產生的熱載流子電子可以通過隧道氧化層135A注入到鍺納米晶體130—NC中。如果在編程操作期間，施加到控制柵160的電壓的耦合率高，則可以將較高的電壓轉移到晶體130一NC。這可以引起上述的FN隧穿或熱載流子電子注入的有效注入。換句話說，在本發明的某些實施例中，可以提供非易失存儲器件，其利用由具有至少大約4的介電常數的高介電常數材料形成的耦合和阻擋層140A高速操作。現在參考圖19C，示出了用于擦除操作狀態的能帶圖。如圖19C中所示，當將地電壓GND施加到控制柵160，而將負擦除電壓Verase施加到襯底100時，如圖19C中實箭頭線所示的，納米晶體130—NC中俘獲的電荷可以通過FN隧穿或熱空穴注入向襯底100輻射。現在參考圖20中示出的高介電常數電荷陷阱雙層150a(見圖17)的透射電鏡(TEM)照片，進一步說明本發明的某些實施例。在圖20所示的照片中，第一介質層110是通過原子層淀積形成在p型襯底100上的具有大約20納米厚度的氧化鋁層。所選定的用于離子注入的元素是鍺，以大約10keV的注入能量和大約lX10cr^的投射劑量注入到氧化鋁層110中。第二介質層120也是氧化鋁層，并且具有大約10納米的厚度。在氮(N2)氣氛在大約800'C的溫度進行大約30分鐘熱退火，以形成納米晶體130—NC。如將參考圖24在此進一步說明的，除了用于形成納米晶體130一NC的熱退火以外，圖20中所示的實施例在離子注入之前還經過快速熱退火。對于圖20中所示的實施例，預退火是在大約95(TC在氮(N2)氣氛中快速熱退火大約30分鐘。請注意，圖20中所示的納米晶體是單層結構而不是多層結構。現在將參考圖21所示的電容-電壓(C-V)滯回曲線進一步說明本發明某些實施例。圖21示出了包括圖20中所示的電荷陷阱雙層結構并在圖20的電荷陷阱雙層結構上具有鋁控制柵的集成電路非易失存儲器件的滯回曲線。如圖21中所示，本發明的某些實施例提供了逆時針滯回特性。另外，隨著施加電壓的范圍增加，通過增加正平帶電壓偏移，滯回寬度D增加。結果，隨著施加電壓的增加，可以被俘獲在鍺納米晶體中的電子的數目通常增加，從而允許在通過納米晶體130_NC提供的浮柵結構中積累更多電荷。結果，本發明的某些實施例可以提供適于在集成電路存儲器件中使用的逆時針滯回特性。請注意，對于在此說明的金屬氧化物第一介質層IIO的實施例，如果第一介質層110的厚度過度減小，可以得到順時針滯回特性，順時針滯回結構可能不適于用在集成電路存儲器件中。例如，在使用氧化鋁作為第一介質層110的情況下，其厚度在大約20納米之下可能導致這種順時針滯回。另外，對于釆用圖17中所示的雙層電荷陷阱結構150a的實施例，在第二介質層120的厚度在大約IO納米以下的情況，可以提供改善的滯回特性。如上所述，本發明的某些實施例在離子注入到第一介質層110之前提供熱處理。圖22是示出對于本發明的某些實施例在離子注入之前的熱處理的不同退火溫度的泄漏電流特性的圖。圖22中所示的曲線是對于三個不同離子注入前退火條件基于如參考圖20所述的結構和工藝條件的。在圖22中以不同曲線表示的三個條件對應于沒有預退火、在大約90(TC預退火大約30分鐘、以及在950'C預退火大約30分鐘。因此，如圖22所示的，在本發明的某些實施例中，在大約950'C離子注入前退火可以有效地減小所得到的器件中的泄漏電流。另外，與其中不進行預退火的實施例相比，在其他較低的溫度退火也可以減小泄漏電流。現在將參考圖23A和23B的C-V滯回曲線，說明采用圖18中所示的單層電荷陷阱結構150b的本發明的另外的實施例。更具體的，圖23A示出了其中提供了具有大約20納米厚度的氧化鋁第一介質層110的情況下的C-V滯回曲線。圖23B對應于具有大約60納米厚度的氧化鋁第一介質層110。在每一情況下，第一介質層110可以通過在p型襯底100上的原子層淀積工藝生長在襯底100上。對于這兩張圖，在氮(N2)氣氛下在大約950'C的溫度進行注入前快速熱退火大約30分鐘。以大約1X1016/112的離子投射劑量大約10keV的離子注入能量注入鍺離子。隨后在氮(N2)氣氛下在大約95(TC的溫度下進行熱退火大約30分鐘以形成納米晶體130_NC。請注意，對于圖23A和23B，都表現出逆時針滯回特性。另外，由于從圖23A至圖23B增大單層110的厚度，因而滯回寬度可以改變。現在將參考圖24所示的示意剖面說明本發明的實施例。如圖24中所示，以四個列表示根據本發明的實施例用于形成柵結構的四種不同工藝，對于每工藝在相應的行中示出了各自的順序操作。在全部四列中，形成集成電路存儲器件的柵結構包括在集成電路100上形成金屬氧化物介質層110。對于在列1和3中示出的實施例，如上面參考圖20所述的，在離子注入之前提供熱處理。因而，如圖24的行2中所示，在注入離子之前對包括金屬氧化物介質層110的襯底IOO進行熱處理。更具體的，列1和3表示氮(N2)氣氛中的快速熱退火工藝。對于圖24的行2中所示的快速熱退火工藝111，可以使用在該金屬氧化物介質層110的結晶溫度以上的溫度。在某些實施例中，在氮氣氛中在大約95(TC進行所述快速熱退火工藝111。對于全部四種工藝，圖24的行3示出了將從元素周期表的4族選擇的元素的離子注入到介質層110。更具體的，顯示在圖24中的行3的四個列的每一列中將鍺離子注入112到介質層110的離子。請注意，在列3和4的每一列中示出了比列l和2中的更厚的層110。例如，對于列3和4中所示的實施例中的介質層110，可以使用大約30納米的厚度，而對于列l和2中所示的實施例，可以使用大約20納米的厚度。與列1和2中的實施例有關的操作不同于列3和4之處在于，對于列1和2中所示的實施例，在列4中示出了在第一介質層110上形成第二介質層120。第二介質層120可以是金屬氧化物層，并且可以具有小于大約10納米的厚度。在列1和/或2的實施例中的第二介質層120可以是與第一介質層110相同的材料。最后，行5中列1至4每一示出了快速熱退火工藝122，其用于在介質層110中形成納米晶體130-NC，以提供先前參考圖17(對于列1和2)和圖18(對于列3和4)說明的結構。在某些實施例中，用于列5的快速熱退火操作的條件可以根據是否提供了如圖24的行2中所示的預退火來變化。換句話說，對于列2的實施例可以使用與列1的實施例不同的行5上的熱處理。類似的，對于列4的實施例可以使用與列3的實施例不同的熱處理。例如，當使用單步退火工藝，例如如圖4A中所示，其中如在圖24的列1和3中所示的實施例中使用預退火時，圖24的行5中的退火可以在大約70(TC至大約90(TC進行從大約5分鐘至大約30分鐘的時間。在沒有使用圖24的行2中所示的預退火的情況下，如在圖24的列2和列4中，圖24的行5的退火可以在大約900'C至大約95(TC的溫度進行。退火時間仍可以是大約5分鐘至大約30分鐘的時間。在本發明的某些實施例中，分別以7keV和10keV的離子注入能量將鍺離子以7度的角度注入到厚度為200A的氧化鋁(A1203)目標層中。對于這些實施例的仿真結果示出大約IOOA至大約170A的平均注入深度(Rp)以及大約20A至大約60A的投影射程標準差。在10keV的某些仿真結果表現出大約131A的平均注入深度(Rp)以及大約30A的投影射程標準差。在某些實施例中，離子注入包括以選定的平均注入深度以及從大約20A至大約160人的投影射程標準差注入離子。盡管已參考本發明示例性實施例具體示出并描述了本發明，但是本領域普通技術人員將理解，可以進行多種形式和細節上的變化，而不脫離如所附權利要求定義的本發明的精神和范圍。權利要求1.一種形成用于集成電路存儲器件的柵結構的方法，包括在集成電路襯底上形成金屬氧化物介質層；將從元素周期表的4族選擇的且具有小于大約0.5厘米每秒(cm2/s)的熱擴散率的元素的離子注入到該介質層中，以在介質層中形成電荷存儲區，隧道介質層在該電荷存儲區下，而帽蓋介質層在該電荷存儲區之上；對包括該金屬氧化物介質層的襯底進行熱處理，以在該電荷存儲區中形成多個離散的電荷存儲納米晶體；以及在該介質層上形成柵電極層。2.如權利要求l所述的方法，其中該金屬氧化物介質層包括具有介電常數在7以上的鋁、鉿、鈦、鋯、鈧、釔和/或鑭的氧化物和/或氮氧化合物，并且其中所選擇的元素包括鍺(Ge)。3.如權利要求l所述的方法，其中注入離子步驟包括以小于大約10000電子伏特(eV)的注入能量來注入離子。4.如權利要求3所述的方法，其中所述注入離子包括以大于5000電子伏特(eV)的注入能量來注入。5.如權利要求4所述的方法，其中形成在該襯底上的該金屬氧化物介質層的厚度小于大約30nm。6.如權利要求l所述的方法，其中在注入離子之前，對包括該金屬氧化物介質層的襯底熱處理。7.如權利要求6所述的方法，其中在注入離子之前，以在該金屬氧化物介質層的結晶溫度以上的溫度，對包括該金屬氧化物介質層的襯底熱處理。8.如權利要求7所述的方法，其中在注入離子之前，在氮氣氛中以至少大約950'C的溫度對包括該金屬氧化物介質層的襯底熱處理。9.如權利要求7所述的方法，其中在注入離子之后對襯底熱處理包括在大約70(TC至大約900°C，將包括該金屬氧化物介質層的襯底快速熱退火大約5分鐘至大約30分鐘。10.如權利要求9所述的方法，其中在快速熱退火之后，以大約900'C至大約105(TC二次快速熱退火大約5分鐘至大約30分鐘。11.如權利要求1所述的方法，其中在注入離子后對襯底熱處理包括在大約90(TC至大約95(TC對包括該金屬氧化物介質層的襯底快速熱退火大約5分鐘至大約30分鐘。12.如權利要求1所述的方法，其中該金屬氧化物介質層的厚度小于大約30納米(nm)。13.如權利要求12所述的方法，其中該隧道介質層的厚度小于大約9imu14.如權利要求1所述的方法，其中注入離子包括以基于該金屬氧化物介質層的厚度而選擇的平均注入深度并且以不大于大約7納米(nm)的投影射程標準差注入離子。15.如權利要求14所述的方法，其中注入離子包括以從大約20埃(A)至大約60A的投影射程標準差注入離子。16.如權利要求1所述的方法，其中該金屬氧化物介質層具有至少大約5電子伏特(eV)的能帶隙。17.如權利要求1所述的方法，其中注入離子步驟包括以大于7000電子伏特(eV)而小于大約10000eV的離子注入能量以及從大約lxl0"/cn^至大約2xl0"/ci^的離子注入劑量來注入離子。18.如權利要求1所述的方法，其中該納米晶體具有從大約lnm至大約7mn的直徑，并且納米晶體中的一些之間的間隔在大約lnm和大約7nm之間。19.如權利要求l所述的方法，其中注入離子包括以第一離子注入能量注入所選元素的離子，以在隧道介質層上形成第一電荷存儲層；以及以小于該第一離子注入能量的第二離子注入能量將所選元素的離子注入，以在該第一電荷存儲層上形成第二電荷存儲層，二者之間存在基本上沒有注入的離子的區域。20.如權利要求1所述的方法，其中注入離子包括在該金屬氧化物介質層中相對于襯底的多個不同高度位置上注入離子，以及其中對襯底熱處理提供一些交迭的離散電荷存儲納米晶體的多層結構。21.如權利要求1所述的方法，其中在形成該金屬氧化物介質層之前，在襯底上的柵介質層上形成公共柵，以及其中在公共柵電極的側壁上以及與該公共柵的各側相鄰的襯底的溝道部分上，進行形成該金屬氧化物介質層和注入離子，以及其中形成該柵電極層包括在與該公共柵的各側相鄰的第二介質層上形成側壁柵，并其在溝道部分之上延伸。22.如權利要求1所述的方法，其中在形成該金屬氧化物介質層之前，在襯底中形成在源區和漏區之間延伸的溝道區，所述溝道區包括凹陷區以及與凹陷區相鄰的臺階區，并且其中，在包括凹陷區和臺階區的溝道區上，進行形成該金屬氧化物介質層、注入離子以及形成柵電極。23.如權利要求21所述的方法，其中該凹陷區具有圓形的部分。24.如權利要求1所述的方法，其中該集成電路器件包括非易失存儲器件或動態隨機訪問存儲器(DRAM)。25.如權利要求23所述的方法，其中該集成電路器件包括閃存存儲器，并且其中該電荷存儲區包括閃存存儲器的單元的浮柵。26.如權利要求1所述的方法，其中該金屬氧化物介質層包括第一介質層，并且其中該方法在離子注入和襯底熱處理之間進一步包括在該金屬氧化物介質層上形成第二介質層，該第二介質層包括金屬氧化物。27，如權利要求26所述的方法，其中該第二介質層具有小于大約10nm的厚度。28.如權利要求26所述的方法，其中該第一和第二介質層包括相同的材料。29.如權利要求26所述的方法，其中該第一和第二介質層包括鋁、鉿、鈦、鋯、鈧、釔和/或鑭的氧化物和/或氮氧化合物，并且其中所選擇的元素包括鍺(Ge)。30.如權利要求26所述的方法，其中離子注入包括以小于大約10000電子伏特(eV)的注入能量來注入離子。31.如權利要求30所述的方法，電子伏特(eV)的能量來注入離子。32.如權利要求31所述的方法，化物介質層的厚度小于大約20nm。33.如權利要求26所述的方法，一介質層的該襯底熱處理。其中離子注入包括以大于7000其中形成在該襯底上的該金屬氧其中在注入離子之前對包括該第34.如權利要求33所述的方法，其中在注入離子之前，以在該第一介質層的結晶溫度以上的溫度對包括該第一介質層的襯底熱處理。35.如權利要求26所述的方法，其中離子注入包括以所選定的平均注入深度以及不大于大約7納米(iim)的投影射程標準差注入離子。36.如權利要求26所述的方法，其中注入離子包括以大于7000電子伏特(eV)的離子注入能量以及從大約lxl0"/cm2至大約2xl0"/cn^的離子投射劑量來注入離子。37.如權利要求36所述的方法，其中該離子注入能量不大于大約10000eV。38.如權利要求26所述的方法，其中形成第二介質層包括通過原子層淀積(ALD)和/或等離子增強化學汽相淀積(PECVD)形成該第二介質層。39.如權利要求26所述的方法，其中在形成該第一介質層之前，在襯底上的柵介質層上形成公共柵，并且其中在公共柵電極的側壁上以及與該公共柵的各側相鄰的襯底的溝道部分上，執行形成該第一介質層、注入離子以及形成該第二介質層，并且其中形成柵電極層包括在與該公共柵的各側相鄰的第二介質層上形成側壁柵，并且其在溝道部分上延伸。40.如權利要求26所述的方法，其中在形成第一介質層之前，在襯底中形成在源區和漏區之間延伸的包括凹陷區和與該凹陷區相鄰的臺階區的溝道區，并且其中在包括凹陷區和臺階區的溝道區上進行形成該第一介質層、注入離子以及形成該第二介質層和柵電極。41.如權利要求40所述的方法，其中該凹陷區具有圓形部分。42.如權利要求26所述的方法，其中該集成電路器件包括非易失存儲器件或動態隨機訪問存儲器(DRAM)。43.如權利要求42所述的方法，其中該集成電路器件包括閃存存儲器，并且其中該電荷存儲區包括閃存存儲器的單元的浮柵。44.一種形成用于集成電路存儲器件的柵結構的方法，包括在集成電路襯底上形成金屬氧化物介質層；以在該金屬氧化物介質層的結晶溫度以上的溫度，對包括該金屬氧化物介質層的襯底熱處理；以小于大約10000電子伏特(eV)和從大約lxl014/cm2到大約2xl0"/cn^的注入劑量，將鍺(Ge)離子注入到熱處理了的第一介質層中，以在該金屬氧化物介質層中形成電荷存儲區，隧道介質層在該電荷存儲區之下，而帽蓋介質層在該電荷存儲區之上；在大約70(TC至大約卯(rC對包括該第一介質層和第二介質層的襯底快速熱退火大約5分鐘至大約30分鐘，以在該電荷存儲區中形成多個離散的電荷存儲納米晶體；以及在該第二介質層上形成柵電極層。45.如權利要求44所述的方法，其中該金屬氧化物介質層包括第一介質層，以及其中該方法在注入離子和快速熱退火之間進一步包括，在該金屬氧化物介質層上形成第二介質層，該第二介質層包括金屬氧化物，并且其中該第二介質層具有小于大約10nm的厚度。46.—種用于集成電路器件的柵結構，包括集成電路襯底；該襯底上的金屬氧化物介質層，該金屬氧化物介質層包括襯底上的隧道介質層、隧道介質層上的電荷存儲層以及該電荷存儲層上的帽蓋介質層，所述電荷存儲層包括從元素周期表的4族中選擇的并具有小于大約0.5厘米每秒(Cm2/s)的熱擴散率的元素的多個離散納米晶體；以及柵電極層，其在該帽蓋介質層上。47.如權利要求46所述的柵結構，其中該金屬氧化物介質層包括第一介質層，并且其中該柵結構進一步包括插入在該帽蓋介質層和柵電極層之間的第二介質層，該第二介質層包括金屬氧化物，并具有小于大約10nm的厚度。48.如權利要求47所述的柵結構，其中該第一介質層具有不大于大約20nm的厚度。49.如權利要求47所述的柵結構，其中該第一和第二介質層包括鋁、鉿、鈦、鋯、鈧、釔和/或鑭的氧化物和/或氮氧化合物。50.如權利要求46所述的柵結構，其中該隧道介質層具有不大于大約9nm的厚度。51.如權利要求46所述的柵結構，其中該納米晶體具有從大約1nm至大約7rnn的直徑，而該納米晶體之間的間隔是在大約1nm至7■之間。52.如權利要求46所述的柵結構，其中該電荷存儲區包括交迭的離散的電荷存儲納米晶體的多層結構。53.如權利要求46所述的柵結構，其中該集成電路器件包括非易失存儲器件或動態隨機訪問存儲器(DRAM)。54.如權利要求46所述的柵結構，其中該集成電路器件包括閃存存儲器件，并且其中該電荷存儲區包括閃存存儲器的單元的浮柵。55.—種包括權利要求46的柵結構的存儲單元，該存儲單元進一步包括襯底上柵介質層上的公共柵，并且其中該金屬氧化物介質層沿該公共柵電極的側壁延伸并且在與該公共柵的各側相鄰的襯底的溝道部分上，以及其中該存儲單元進一步包括在與該公共電的各側相鄰的金屬氧化物介質層上并在溝道部分之上延伸的側壁柵。56.—種包括權利要求46的柵結構的存儲單元，該存儲單元進一步包括在襯底中形成在源區和漏區之間延伸的溝道區，該溝道區包括凹陷區以及與該凹陷區相鄰的臺階區，以及其中該金屬氧化物介質層沿著包括該凹陷區和臺階區的溝道區延伸。57.如權利要求56所述的柵結構，其中該凹陷區具有圓形的部分。全文摘要形成用于集成電路存儲器件的柵結構的方法包括在集成電路襯底上形成金屬氧化物介質層。將從元素周期表的4族選擇的且具有小于大約0.5厘米每秒(cm²/s)的熱擴散率的元素的離子注入到該介質層中，以在介質層中形成電荷存儲區，隧道介質層在該電荷存儲區下，而帽蓋介質層在該電荷存儲區之上。對包括該金屬氧化物介質層的襯底熱處理，以在該電荷存儲區中形成多個離散的電荷存儲納米晶體。在該介質層上形成柵電極層。文檔編號H01L21/28GK101154575SQ20071009202公開日2008年4月2日申請日期2007年4月4日優先權日2006年4月4日發明者印璨國,崔三宗,崔秀烈,曹圭徹,樸永秀,樸海珍,金勇權,金相植申請人:三星電子株式會社