專利名稱：一種基于絕緣體上硅的射頻ldmos晶體管結構的制作方法
技術領域：
本發明涉及一種絕緣體上硅(SOI)器件，尤其涉及一種基于絕緣體上硅的射頻LDMOS晶體管結構，屬于半導體器件領域。
背景技術：
隨著器件的等比例縮小，CMOS器件的頻率、噪聲等性能持續改善，但其功率性能退化卻成為一個日益嚴重的問題，擊穿電壓低和功率性能差成為了限制CMOS技術在射頻功率領域內廣泛應用的主要因素。功率MOS器件正好彌補了常規CMOS器件功率性能的不足，它具有優良的射頻功率性能，如線性動態范圍大、線性增益高、輸出功率大、功率密度高、便于器件內部形成輸入和輸出匹配電路等，高阻漂移區的存在提高了擊穿電壓，使漏源兩極之間的寄生電容得以減小，并且工藝簡潔，成本低廉，良好兼容于CMOS工藝。目前，隨著1. 8GHz 2. 2GHz個人通信系統的逐漸普及，基站發射極功率放大器迫切需要低成本、高線性、高增益、大功率的射頻功率晶體管。LDMOS (Lateral-Double-diffused) MOSFET滿足這一需求，已廣泛用于射頻功率放大器OGHz以下)，其既可以在較小功率級作A類應用，也可以在大功率級作AB類應用，已成為移動通信基站功率放大器元件的主流，并進入移動終端應用。移動通信系統和手機中的功率放大器需要性能優異的射頻功率晶體管，并且在寬帶頻率調制發射極、廣播電視發射機、機載應答器等系統都成功的使用了 RF LDM0S，系統的性能得到很大的提高；硅RF LDMOS功率晶體管是一種市場需求巨大、發展前景廣闊的射頻功率器件，世界各大半導體廠商競相開展研究與開發，LDMOS新產品不斷涌現。體硅LDMOS具有隨著漏電壓變化的高輸出電容，這會降低功率效率和增益，尤其會使輸出匹配的設計更困難，另外在體硅襯底上也較難實現高電壓的功率器件與低電壓的邏輯集成電路之間的完全電隔離。而SOI LDMOS不僅具有良好的全介質隔離性能、較小的寄生電容和泄漏電流，同時消除了襯底帶來的串擾和閂鎖效應，并且在SOI襯底上制造LDMOS功率器件可以獲得更高的功率增益和帶寬。正是SOI技術的出現，使得在高阻Si襯底上制造與CMOS技術兼容的高品質無源器件成為了可能，并可進一步減少襯底電容耦合和襯底串擾，此外，隱埋氧化層和全介質隔離的存在也減少了對襯底的電容耦合，可以增加器件的功率附加效率。但由于其本身存在的固有缺陷，如易受到浮體效應、自加熱效應以及電離總劑量輻照的影響，也限制了 SOI技術在射頻領域內更廣泛的應用。
發明內容
本發明針對SOI技術在射頻領域內不能更廣泛應用的不足，提供一種基于絕緣體上硅的射頻LDMOS晶體管結構。
本發明解決上述技術問題的技術方案如下一種基于絕緣體上硅的射頻LDMOS晶體管結構，包括背柵金屬層、設置于所述背柵金屬層的底層硅，設置于所述底層硅上的隱埋氧化層，設置于所述隱埋氧化層上的第一隔離氧化物區、頂層硅和第二隔離氧化物區，所述頂層硅位于所述第一隔離氧化物區和第二隔離氧化物區之間，其特征在于，所述頂層硅包括第一 N阱區、P阱區和第二 N阱區，所述第一 N阱區位于所述第一隔離氧化物區和P阱區之間，所述P阱區位于所述第一 N阱區和第二 N阱區之間，所述第二 N阱區位于所述P阱區和第二隔離氧化物區之間；
所述第一 N阱區為具有第一臺面和第二臺面的臺面結構，所述第一臺面上設置有第一漏區，所述第一漏區上設置有第一漏區硅化物層，所述第二臺面上設置有第一 N漂移區，所述第一 N漂移區上設置有第一部分隔離氧化物區，所述第一部分隔離氧化物區上設置有第一側墻區和第一正柵多晶硅層；
所述第二 N阱區為具有第一臺面和第二臺面的臺面結構，所述第一臺面上設置有第二漏區，所述第二漏區上設置有第二漏區硅化物層，所述第二臺面上設置有第二 N漂移區，所述第二 N漂移區上設置有第二部分隔離氧化物區，所述第二部分隔離氧化物區上設置有第三側墻區和第二正柵多晶硅層；
所述P阱區為具有第一臺面、第二臺面、第三臺面、第四臺面和第五臺面的臺面結構，所述第一臺面上設置有第一正柵氧化層，所述第一正柵氧化層的上方設置有第一正柵多晶硅層和第二側墻區，所述第一正柵多晶硅層的上方設置有第一正柵多晶硅化物層；所述第二臺面上設置有第一源區和第三部分隔離氧化物區，所述第一源區的上方設置有第一源區硅化物層；所述第三臺面上設置有體接觸區，所述體接觸區的上方設置有體接觸區硅化物層；所述第四臺面上設置有第二源區和第四部分隔離氧化物區，所述第二源區的上方設置有第二源區硅化物層；所述第五臺面上設置有第二正柵氧化層，所述第二正柵氧化層的上方設置有第二正柵多晶硅層和和第四側墻區，所述第二正柵多晶硅層的上方設置有第二正柵多晶硅化物層。在上述技術方案的基礎上，本發明還可以做如下改進。進一步，所述第一 N阱區的第二臺面的高度小于所述第一 N阱區的第一臺面的高度，所述第一 N阱區的第一臺面緊靠第一隔離氧化物區設置，所述第一 N阱區的第二臺面緊靠P阱區設置；所述第二 N阱區的第二臺面的高度小于所述第二 N阱區的第一臺面的高度；所述第二 N阱區的第一臺面緊靠第二隔離氧化物區設置，所述第二 N阱區的第二臺面緊靠P阱區設置。進一步，在所述P阱區中，所述第一臺面和第五臺面位于同一高度處，所述第二臺面和第四臺面位于同一高度處，所述第二臺面和第四臺面位于第一臺面和第五臺面之間，所述第二臺面和第四臺面的高度小于所述第一臺面和第五臺面的高度，所述第三臺面位于第二臺面和第四臺面之間，所述第三臺面的高度小于所述第二臺面和第四臺面的高度下方。進一步，所述第一 N阱區中的第一臺面、第二 N阱區中的第一臺面和P阱區中的第二臺面、第四臺面均位于同一高度處；所述第一 N阱區中的第二臺面、第二 N阱區中的第二臺面和P阱區中的第三臺面均位于同一高度處。進一步，所述第一源區和第一源區硅化物層位于所述P阱區中第二臺面靠近第一臺面的一側，所述第三部分隔離氧化物區位于所述P阱區中第二臺面靠近第三臺面的一側；所述第二源區和第二源區硅化物層位于所述P阱區中第四臺面靠近第五臺面的一側，所述第四部分隔離氧化物區位于所述P阱區中第四臺面靠近第三臺面的一側。進一步，所述第一漏區、第二漏區、第一正柵多晶硅層、第二正柵多晶硅層、第一源區、第二源區、體接觸區上均設有接觸孔，所述第一漏區和第二漏區通過接觸孔與金屬互連，作為一個整體漏電極連接到外圍電路；所述第一正柵多晶硅層和第二正柵多晶硅層通過接觸孔與多晶硅互連，作為一個整體柵電極連接到外圍電路；所述第一源區和第二源區通過接觸孔與金屬互連，作為一個整體源電極連接到外圍電路。進一步，所述頂層硅及底層硅的摻雜類型為P型半導體摻雜，且均為輕摻雜；所述第一 N阱區和第二 N阱區的摻雜類型為N型半導體摻雜，且為輕摻雜；所述P阱區的摻雜類型為P型半導體摻雜，且為輕摻雜；所述第一 N漂移區和第二 N漂移區的摻雜類型為N型半導體摻雜，且為輕摻雜；所述第一漏區、第二漏區、第一正柵多晶硅層、第二正柵多晶硅層、第一源區、第二源區的摻雜類型為N型半導體摻雜，且為重摻雜；所述體接觸區摻雜類型為P型半導體摻雜，且為重摻雜；所述第一 N漂移區、第二 N漂移區的摻雜類型為N型半導體摻雜，且為輕摻雜；所述第一側墻區、第二側墻區、第三側墻區和第四側墻區為氮化硅；所述第一隔離氧化物區、第二隔離氧化物區、第一部分隔離氧化物區、第二部分隔離氧化物區、第三部分隔離氧化物區和第四部分隔離氧化物區為二氧化硅；所述第一漏區硅化物層、第二漏區硅化物層、第一源區硅化物層、第二源區硅化物層、體接觸區硅化物層、第一正柵多晶硅化物層、第二正柵多晶硅化物層均為鈷硅化物；所述第一正柵氧化層和第二正柵氧化層均為二氧化硅。進一步，所述第一隔離氧化物區和第二隔離氧化物區的厚度均與所述頂層硅的厚度相同。進一步，所述第一部分隔離氧化物區、第二部分隔離氧化物區、第三部分隔離氧化物區和第四部分隔離氧化物區的厚度相同，以及所述第一部分隔離氧化物區位于第一 N阱區內的厚度等于所述第二部分隔離氧化物區位于第二 N阱區內的厚度，所述第三部分隔離氧化物區位于P阱區內的厚度等于所述第四部分隔離氧化物區位于P阱區內的厚度。進一步，所述第一部分隔離氧化物區位于第一 N阱區內的厚度小于所述頂層硅的厚度，以及所述第一部分隔離氧化物區位于第一 N阱區上表面的厚度小于所述第一正柵多晶硅層的厚度，所述第三部分隔離氧化物區位于P阱區內的厚度小于所述頂層硅的厚度。進一步，所述第三部分隔離氧化物區的寬度和第四部分隔離氧化物區的寬度相同，且大于一倍的溝道長度且小于十倍的溝道長度；以及所述第一部分隔離氧化物區的寬度和第二部分隔離氧化物區的寬度相同。進一步，所述第一 N漂移區的厚度和所述第二 N漂移區的厚度相同，且等于所述頂層硅的厚度減去所述第一部分隔離氧化物區的厚度；以及所述第一 N漂移區的寬度和所述第二 N漂移區寬度相同，且等于所述第一部分隔離氧化物區的寬度。進一步，所述第一源區的離子注入深度與第二源區的離子注入深度相同，且小于所述頂層硅厚度；所述體接觸區的離子注入深度與所述頂層硅的厚度相同。進一步，所述第一正柵多晶硅層覆蓋第一部分隔離氧化物區部分的寬度等于第二正柵多晶硅層覆蓋第二部分隔離氧化物區部分的寬度，且大于1/2倍的溝道長度且小于第一部分隔離氧化物區的寬度。本發明的有益效果是本發明基于絕緣體上硅的射頻LDMOS晶體管結構將LDMOS晶體管制作于SOI襯底之上，利用部分隔離氧化物區在硅化過程中掩蔽漂移區上的硅化物，并可形成類RESURF結構，可有效抑制浮體效應對SOI LDMOS器件性能的影響，同時可顯著提高靜態和動態擊穿性能，降低器件關斷時的漏電及開啟時的導通電阻；同時利用部分隔離氧化物區和與N阱區同型的重摻雜區域形成低勢壘體接觸區，可提高體引出效率，并且不受器件寬長比限制，制造過程與SOI CMOS工藝兼容，可有效提高集成度，降低生產成本和工藝難度。
圖1為本發明實施例基于絕緣體上硅的射頻LDMOS晶體管結構的主視圖；圖2為本發明實施例基于絕緣體上硅的射頻LDMOS晶體管結構的俯視圖3為圖2沿A-A方向的剖面結構示意圖一；圖4為圖2沿A-A方向的剖面結構示意圖二 ；
圖5為本發明實施例基于絕緣體上硅的射頻LDMOS晶體管的擊穿特性曲線示意圖；圖6為本發明實施例基于絕緣體上硅的射頻LDMOS晶體管的頻率特性曲線示意圖。
具體實施例方式以下結合附圖對本發明的原理和特征進行描述，所舉實例只用于解釋本發明，并非用于限定本發明的范圍。如圖1及2所示，通過同時對第一摻雜區37和第二摻雜區39所覆蓋區域進行離子注入同步形成第一 N阱區4和第二 N阱區34的摻雜；對第三摻雜區38所覆蓋區域進行離子注入形成P阱區18的摻雜。第一摻雜區37與第三摻雜區38、第二摻雜區38與第三摻雜區38不可交疊。沿圖2中A-A方向縱切可得到圖3和圖4所示的基于絕緣體上硅的射頻LDMOS晶體管結構剖面示意圖。在本具體實施例中，本發明所提供得一種基于絕緣體上硅的射頻LDMOS晶體管結構從上至下依次為頂層硅、隱埋氧化層3和底層硅2，該LDMOS晶體管結構包括
設置于頂層硅內自左向右依次為第一 N阱區4、P阱區18及第二 N阱區34 ；設置于第一 N阱區4內的第一漏區6，設置于第一漏區6上表面的第一漏區硅化物層7 ；設置于第一漏區6 —側的第一隔離氧化物區5，以及設置于第一漏區6另一側的第一部分隔離氧化物區9，設置于第一部分隔離氧化物區9下部的第一輕摻雜N漂移區8 ；設置于第二 N阱區34內的第二漏區32，設置于第二漏區32上表面的第二漏區硅化物層31 ；設置于第二漏區32 —側的第二隔離氧化物區33，以及設置于第二漏區32另一側的第二部分隔離氧化物區四，設置于第二部分隔離氧化物區四下部的第二輕摻雜N漂移區30 ；設置于P阱區18上表面的第一正柵氧化層10和第二正柵氧化層觀；設置于第一正柵氧化層10上表面和第一部分隔離氧化物區9上表面至少一部分上的第一正柵多晶硅層12，設置于第一正柵多晶硅層12上表面的第一正柵多晶硅化物層13 ；設置于第一正柵多晶硅層12—側的第一側墻區11，以及設置于第一正柵多晶硅層12另一側的第二側墻區14 ；設置于第二正柵氧化層觀上表面和第二部分隔離氧化物區四上表面至少一部分上的第二正柵多晶硅層沈，設置于第二正柵多晶硅層26上表面的第二正柵多晶硅化物層25 ；設置于第二正柵多晶硅層沈一側的第三側墻區27，以及設置于第二正柵多晶硅層沈另一側的第四側墻區M ；設置于P阱區18內部靠近第一正柵氧化層10 —側的第一源區15，設置于第一源區15上表面的第一源區硅化物層16，以及設置于第一源區15旁邊朝向第二正柵氧化層觀一側的第三部分隔離氧化物區17 ；設置于P阱區18內部靠近第二正柵氧化層觀一側的第二源區23，設置于第二源區23上表面的第二源區硅化物層22，以及設置于第二源區23旁邊朝向第一正柵氧化層10 —側的第四部分隔離氧化物區21 ；設置于第三部分隔離氧化物區17和第四部分隔離氧化物區21之間的體接觸區19，設置于體接觸區19上表面的體接觸區硅化物層20 ；設置于底層硅2下表面的背柵金屬層1。第一正柵氧化層10和第二正柵氧化層觀覆蓋了 P阱區18上表面等于設計規則中溝道長度Ll的區域。底層硅2和隱埋氧化層3構成背柵。在第一漏區6、第二漏區32、第一正柵多晶硅層12、第二正柵多晶硅層沈、第一源區15、第二源區23、體接觸區19上表面的中央進一步設置有接觸孔36。第一漏區6和第二漏區32通過接觸孔與金屬互連，作為一個整體漏電極連接到外圍電路；所述第一正柵多晶硅層12和第二正柵多晶硅層沈通過接觸孔與多晶硅互連，作為一個整體柵電極連接到外圍電路；所述第一源區15和第二源區23通過接觸孔與金屬互連，作為一個整體源電極連接到外圍電路。側墻區、部分隔離氧化物區和隔離氧化物區分別為第一側墻區11、第二側墻區14、第三側墻區27、第四側墻區M、第一部分隔離氧化物區9、第二部分隔離氧化物區四、第三部分隔離氧化物區17、第四部分隔離氧化物區21和第一隔離氧化物區5、第二隔離氧化物區33。第一輕摻雜N漂移區8位于第一 N阱區4內，第一部分隔離氧化物區9至少一部分位于第一 N阱區4內并且至少另一部分位于第一 N阱區4上表面，即第一部分隔離氧化物區9的頂面的高度高于第一 N阱區4的頂面的高度；所述第二輕摻雜N漂移區30位于第二 N阱區34內，第二部分隔離氧化物區四至少一部分位于第二 N阱區34內并且至少另一部分位于第二 N阱區34上表面，即第二部分隔離氧化物區四的頂面的高度高于第二 N阱區34的頂面的高度。體接觸區19設置于設置于P阱區18內；第三部分隔離氧化物區17至少一部分位于P阱區18內并且至少另一部分位于P阱區18上表面，所述第四部分隔離氧化物區21至少一部分位于P阱區18內并且至少另一部分位于P阱區18上表面，即第三部分隔離氧化物區17和第四部分隔離氧化物區21的頂面的高度均高于P阱區18的頂面的高度。頂層硅及底層硅2的摻雜類型為P型半導體摻雜，且均為輕摻雜。第一 N阱區4和第二 N阱區34的摻雜類型為N型半導體摻雜，且為輕摻雜；所述P阱區18的摻雜類型為P型半導體摻雜，且為輕摻雜。第一漏區6、第二漏區32、第一正柵多晶硅層12、第二正柵多晶硅層沈、第一源區15、第二源區23的摻雜類型為N型半導體摻雜，且為重摻雜；所述體接觸區19摻雜類型為P型半導體摻雜，且為重摻雜。第一隔離氧化物區5和第二隔離氧化物區33厚度與所述頂層硅厚度t4相同。第一部分隔離氧化物區9、第二部分隔離氧化物區四、第三部分隔離氧化物區17和第四部分隔離氧化物區21厚度相同，以及所述第一部分隔離氧化物區9位于第一 N阱區4內的厚度等于所述第二部分隔離氧化物區四位于第二 N阱區34內的厚度。第一部分隔離氧化物區9位于第一 N阱區4內的厚度t2小于所述頂層硅厚度t4，以及所述第一部分隔離氧化物區9位于第一 N阱區4上表面的厚度t3小于所述第一正柵多晶硅層12厚度。第三部分隔離
9氧化物區17和第四部分隔離氧化物區21寬度L3相同，且大于一倍的溝道長度Ll且小于十倍的溝道長度Ll ；以及所述第一部分隔離氧化物區9和第二部分隔離氧化物區四寬度相同。第一輕摻雜N漂移區8和所述第二輕摻雜N漂移區30厚度t5相同，且等于所述頂層硅厚度減去所述第一部分隔離氧化物區厚度的值t4-t2 ；以及所述第一輕摻雜N漂移區8和所述第二輕摻雜N漂移區30寬度L4相同，且等于所述第一部分隔離氧化物區9寬度。第一源區15的離子注入深度tl與第二源區23的離子注入深度相同，且小于所述頂層硅厚度t4 ；所述體接觸區19的離子注入深度t6與所述頂層硅厚度t4相同。第一正柵多晶硅層12覆蓋第一部分隔離氧化物區9部分的寬度L5等于第二正柵多晶硅層沈覆蓋第二部分隔離氧化物區四部分的寬度，且大于1/2倍的溝道長度Ll且小于第一部分隔離氧化物區9的寬度。利用本發明提供的基于絕緣體上硅的射頻LDMOS晶體管可顯著提高器件的擊穿電壓，如圖5所示，圖5為本發明實施例基于絕緣體上硅的射頻LDMOS晶體管的擊穿特性曲線。由圖可見，器件漏源擊穿特性非常陡峭，擊穿電壓約為13.61V，并且pn結反偏漏電很低；利用本發明提供的基于絕緣體上硅的射頻LDMOS晶體管也可明顯提高器件的頻率特性，如圖6所示，圖6為本發明實施例基于絕緣體上硅的射頻LDMOS晶體管的頻率特性曲線。可以觀察到，器件獲得了良好的頻率特性，fT (截止頻率)和fmax (最高振蕩頻率)分別在1. 04 V和1. 12V正柵電壓處取得最大值，分別為25. 68 GHz和67. 6 GHz ；利用本發明提供的基于絕緣體上硅的射頻LDMOS晶體管也可有效抑制浮體效應。傳統體引出方式一般為器件寬度方向上引出，其有效性隨著器件寬長比增加而有所削弱，利用本發明得到的射頻LDMOS晶體管的體引出結構為側向引出，其對浮體效應的抑制不受器件尺寸限制，制造過程與SOI CMOS工藝兼容，可多個同類LDMOS晶體管共用同一體弓|出，從而有效提高集成度，降低生產成本。以上所述僅為本發明的較佳實施例，并不用以限制本發明，凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。
權利要求
1.一種基于絕緣體上硅的射頻LDMOS晶體管結構，包括背柵金屬層、設置于所述背柵金屬層的底層硅，設置于所述底層硅上的隱埋氧化層，設置于所述隱埋氧化層上的第一隔離氧化物區、頂層硅和第二隔離氧化物區，所述頂層硅位于所述第一隔離氧化物區和第二隔離氧化物區之間，其特征在于，所述頂層硅包括第一 N阱區、P阱區和第二 N阱區，所述第一N阱區位于所述第一隔離氧化物區和P阱區之間，所述P阱區位于所述第一 N阱區和第二N阱區之間，所述第二 N阱區位于所述P阱區和第二隔離氧化物區之間；所述第一 N阱區為具有第一臺面和第二臺面的臺面結構，所述第一臺面上設置有第一漏區，所述第一漏區上設置有第一漏區硅化物層，所述第二臺面上設置有第一 N漂移區，所述第一 N漂移區上設置有第一部分隔離氧化物區，所述第一部分隔離氧化物區上設置有第一側墻區和第一正柵多晶硅層；所述第二 N阱區為具有第一臺面和第二臺面的臺面結構，所述第一臺面上設置有第二漏區，所述第二漏區上設置有第二漏區硅化物層，所述第二臺面上設置有第二 N漂移區，所述第二 N漂移區上設置有第二部分隔離氧化物區，所述第二部分隔離氧化物區上設置有第三側墻區和第二正柵多晶硅層；所述P阱區為具有第一臺面、第二臺面、第三臺面、第四臺面和第五臺面的臺面結構，所述第一臺面上設置有第一正柵氧化層，所述第一正柵氧化層的上方設置有第一正柵多晶硅層和第二側墻區，所述第一正柵多晶硅層的上方設置有第一正柵多晶硅化物層；所述第二臺面上設置有第一源區和第三部分隔離氧化物區，所述第一源區的上方設置有第一源區硅化物層；所述第三臺面上設置有體接觸區，所述體接觸區的上方設置有體接觸區硅化物層；所述第四臺面上設置有第二源區和第四部分隔離氧化物區，所述第二源區的上方設置有第二源區硅化物層；所述第五臺面上設置有第二正柵氧化層，所述第二正柵氧化層的上方設置有第二正柵多晶硅層和和第四側墻區，所述第二正柵多晶硅層的上方設置有第二正柵多晶硅化物層。
2.根據權利要求1所述的基于絕緣體上硅的射頻LDMOS晶體管結構，其特征在于，所述第一 N阱區的第二臺面的高度小于所述第一 N阱區的第一臺面的高度，所述第一 N阱區的第一臺面緊靠第一隔離氧化物區設置，所述第一N阱區的第二臺面緊靠P阱區設置；所述第二 N阱區的第二臺面的高度小于所述第二 N阱區的第一臺面的高度；所述第二 N阱區的第一臺面緊靠第二隔離氧化物區設置，所述第二 N阱區的第二臺面緊靠P阱區設置。
3.根據權利要求1所述的基于絕緣體上硅的射頻LDMOS晶體管結構，其特征在于，在所述P阱區中，所述第一臺面和第五臺面位于同一高度處，所述第二臺面和第四臺面位于同一高度處，所述第二臺面和第四臺面位于第一臺面和第五臺面之間，所述第二臺面和第四臺面的高度小于所述第一臺面和第五臺面的高度，所述第三臺面位于第二臺面和第四臺面之間，所述第三臺面的高度小于所述第二臺面和第四臺面的高度下方。
4.根據權利要求1所述的基于絕緣體上硅的射頻LDMOS晶體管結構，其特征在于，所述第一 N阱區中的第一臺面、第二 N阱區中的第一臺面和P阱區中的第二臺面、第四臺面均位于同一高度處；所述第一 N阱區中的第二臺面、第二 N阱區中的第二臺面和P阱區中的第三臺面均位于同一高度處。
5.根據權利要求1所述的基于絕緣體上硅的射頻LDMOS晶體管結構，其特征在于，所述第一源區和第一源區硅化物層位于所述P阱區中第二臺面靠近第一臺面的一側，所述第三部分隔離氧化物區位于所述P阱區中第二臺面靠近第三臺面的一側；所述第二源區和第二源區硅化物層位于所述P阱區中第四臺面靠近第五臺面的一側，所述第四部分隔離氧化物區位于所述P阱區中第四臺面靠近第三臺面的一側。
6.根據權利要求1所述的基于絕緣體上硅的射頻LDMOS晶體管結構，其特征在于，所述第一漏區、第二漏區、第一正柵多晶硅層、第二正柵多晶硅層、第一源區、第二源區、體接觸區上均設有接觸孔，所述第一漏區和第二漏區通過接觸孔與金屬互連，作為一個整體漏電極連接到外圍電路；所述第一正柵多晶硅層和第二正柵多晶硅層通過接觸孔與多晶硅互連，作為一個整體柵電極連接到外圍電路；所述第一源區和第二源區通過接觸孔與金屬互連，作為一個整體源電極連接到外圍電路。
7.根據權利要求1所述的基于絕緣體上硅的射頻LDMOS晶體管結構，其特征在于，所述頂層硅及底層硅的摻雜類型為P型半導體摻雜，且均為輕摻雜；所述第一 N阱區和第二 N阱區的摻雜類型為N型半導體摻雜，且為輕摻雜；所述P阱區的摻雜類型為P型半導體摻雜，且為輕摻雜；所述第一 N漂移區和第二 N漂移區的摻雜類型為N型半導體摻雜，且為輕摻雜；所述第一漏區、第二漏區、第一正柵多晶硅層、第二正柵多晶硅層、第一源區、第二源區的摻雜類型為N型半導體摻雜，且為重摻雜；所述體接觸區摻雜類型為P型半導體摻雜，且為重摻雜；所述第一 N漂移區、第二 N漂移區的摻雜類型為N型半導體摻雜，且為輕摻雜；所述第一側墻區、第二側墻區、第三側墻區和第四側墻區為氮化硅；所述第一隔離氧化物區、第二隔離氧化物區、第一部分隔離氧化物區、第二部分隔離氧化物區、第三部分隔離氧化物區和第四部分隔離氧化物區為二氧化硅；所述第一漏區硅化物層、第二漏區硅化物層、第一源區硅化物層、第二源區硅化物層、體接觸區硅化物層、第一正柵多晶硅化物層、第二正柵多晶硅化物層均為鈷硅化物；所述第一正柵氧化層和第二正柵氧化層均為二氧化娃。
8.根據權利要求1所述的基于絕緣體上硅的射頻LDMOS晶體管結構，其特征在于，所述第一隔離氧化物區和第二隔離氧化物區的厚度均與所述頂層硅的厚度相同。
9.根據權利要求1所述的基于絕緣體上硅的射頻LDMOS晶體管結構，其特征在于，所述第一部分隔離氧化物區、第二部分隔離氧化物區、第三部分隔離氧化物區和第四部分隔離氧化物區的厚度相同，以及所述第一部分隔離氧化物區位于第一 N阱區內的厚度等于所述第二部分隔離氧化物區位于第二 N阱區內的厚度，所述第三部分隔離氧化物區位于P阱區內的厚度等于所述第四部分隔離氧化物區位于P阱區內的厚度。
10.根據權利要求9所述的基于絕緣體上硅的射頻LDMOS晶體管結構，其特征在于，所述第一部分隔離氧化物區位于第一 N阱區內的厚度小于所述頂層硅的厚度，以及所述第一部分隔離氧化物區位于第一N阱區上表面的厚度小于所述第一正柵多晶硅層的厚度，所述第三部分隔離氧化物區位于P阱區內的厚度小于所述頂層硅的厚度。
11.根據權利要求1所述的基于絕緣體上硅的射頻LDMOS晶體管結構，其特征在于，所述第三部分隔離氧化物區的寬度和第四部分隔離氧化物區的寬度相同，且大于一倍的溝道長度且小于十倍的溝道長度；以及所述第一部分隔離氧化物區的寬度和第二部分隔離氧化物區的寬度相同。
12.根據權利要求1所述的基于絕緣體上硅的射頻LDMOS晶體管結構，其特征在于，所述第一 N漂移區的厚度和所述第二 N漂移區的厚度相同，且等于所述頂層硅的厚度減去所述第一部分隔離氧化物區的厚度；以及所述第一 N漂移區的寬度和所述第二 N漂移區寬度相同，且等于所述第一部分隔離氧化物區的寬度。
13.根據權利要求1所述的基于絕緣體上硅的射頻LDMOS晶體管結構，其特征在于，所述第一源區的離子注入深度與第二源區的離子注入深度相同，且小于所述頂層硅厚度；所述體接觸區的離子注入深度與所述頂層硅的厚度相同。
14.根據權利要求1所述的基于絕緣體上硅的射頻LDMOS晶體管結構，其特征在于，所述第一正柵多晶硅層覆蓋第一部分隔離氧化物區部分的寬度等于第二正柵多晶硅層覆蓋第二部分隔離氧化物區部分的寬度，且大于1/2倍的溝道長度且小于第一部分隔離氧化物區的寬度。
全文摘要
本發明涉及一種基于絕緣體上硅的射頻LDMOS晶體管結構，屬于半導體器件領域。所述射頻LDMOS晶體管結構包括背柵金屬層、底層硅、隱埋氧化層、頂層硅、正柵氧化層、正柵多晶硅層，側墻區、源區、漏區、P阱區、N阱區、N漂移區、硅化物層、隔離氧化物區、部分隔離氧化物區和體接觸區。本發明將LDMOS晶體管制作于SOI襯底之上，利用部分隔離氧化物區在硅化過程中掩蔽漂移區上的硅化物，并可形成類RESURF結構，可顯著提高LDMOS擊穿電壓，降低器件關斷時的漏電及開啟時的導通電阻；同時利用部分隔離氧化物區和與N阱區同型的重摻雜區域形成低勢壘體接觸區，可提高體引出效率，并且不受器件寬長比限制。
文檔編號H01L29/06GK102593170SQ201110007880
公開日2012年7月18日 申請日期2011年1月14日 優先權日2011年1月14日
發明者劉剛, 劉夢新, 畢津順, 羅家俊, 韓鄭生 申請人:中國科學院微電子研究所