專利名稱：用于微波晶體再生長的低溫方法和設備的制作方法
技術領域：
本申請案大體上涉及半導體 裝置和用于制造所述裝置的方法。更特定來說，本申請案描述含有使用低溫微波處理形成的外延層的半導體裝置和用于制造所述裝置的設備。
背景技術：
含有集成電路(IC)或離散裝置的半導體裝置用于廣泛多種電子設備中。所述IC裝置(或芯片或離散裝置)包括已在半導體材料的襯底的表面中制造的微型化電子電路。所述電路由多個重疊層構成，包含含有可擴散到所述襯底中的摻雜劑的層(稱為擴散層)或植入到所述襯底中的離子的層(植入層)。其它層是傳導層之間的導體(多晶硅或金屬層)或連接件(通孔或接觸層)。IC裝置或離散裝置可在逐層エ藝中制造，所述逐層エ藝使用許多步驟的組合，包含生長層、成像、沉積、蝕刻、摻雜和清洗。硅晶片通常用作襯底，且使用光刻來掩蓋襯底的將被摻雜或用以沉積和界定多晶硅、絕緣體或金屬層的不同區域。一種類型的半導體裝置，金屬氧化物硅場效應晶體管(MOSFET)裝置可廣泛用于眾多電子設備中，包含汽車電子器件、磁盤驅動器和電カ供應器。ー些MOSFET裝置可形成于已在襯底中形成的溝槽中。使溝槽配置引人注意的一個特征是電流垂直流過MOSFET的溝道。此準許比其它MOSFET高的單元和/或電流溝道密度，其中電流水平流過溝道且隨后垂直流過漏極。溝槽MOSFET裝置含有形成于溝槽中的柵極結構，其中柵極結構含有在溝槽的側壁和底部上(即，鄰近于襯底材料)的柵極絕緣層以及已形成于所述柵極絕緣層上的導電層。
發明內容
本申請案描述含有使用低溫微波處理形成的外延層的半導體裝置和用于制造所述裝置的設備。所述半導體裝置含有通過以下操作制成的外延層提供含有具有單晶結構的上表面的半導體襯底；在所述襯底的所述上表面上形成ー層，其中所述層包括大體上與所述半導體襯底相同的材料，且包括非晶或多晶結構；以及使用微波在低處理溫度下加熱所述層以將所述非晶結構改變為單晶結構。所述外延層也可通過以下操作制成提供具有單晶材料的上表面的半導體襯底；以及隨后使用微波在小于約550°C的晶片溫度下在所述襯底上表面上形成外延層。可使用相同或単獨的低溫微波處理來激活所述外延層中的原位或植入的摻雜劑。可使用微波處理在低溫下使用分批反應器，所述分批反應器以所需的均勻度在多個晶片上同時沉積外延層，進而極大地改善產率并降低制造成本。
根據圖式可以更好地理解以下描述，在圖式中圖I展示用于制造含有襯底和外延(或“印i”)層的半導體結構的方法的ー些實施例；圖2描繪用于制造含有用低溫微波加熱的非晶(或多晶)Si層的半導體結構的方法的一些實施例；圖3描繪用于制造含有溝槽的半導體結構的方法的一些實施例；以及圖4到5展示用于通過使用分批反應器來制造半導體結構的方法的一些實施例。所述圖式說明含有使用低溫微波處理形成的外延層的半導體裝置和用于制造所 述裝置的設備的特定方面。結合以下描述，所述圖式演示并解釋了所述方法的原理和通過這些方法產生的結構。在各圖中，為了清晰起見而夸示了層和區域的厚度。不同圖中的相同參考數字表示相同元件，且因此將不再重復其描述。在本文使用術語“在……上”、“附接到”或“耦合到”時，ー個物體(例如，材料、層、襯底等)可以在另一物體上、附接到另一物體，或耦合到另一物體，而不管所述物體是直接在另ー物體上、直接附接到另一物體，或直接耦合到另一物體，還是在所述物體與所述另一物體之間存在ー個或ー個以上介入物體。而且，如果提供，那么方向(例如，上、下、頂部、底部、側部、向上、向下、下方、上方、上部、下部、水平、垂直、“x”、“y”、“z”等)是相對的，且僅作為實例且為了便于說明和論述而提供，且并不作為限制。此外，在參考元件列表(例如，元件a、b、c)的情況下，所述參考希望包含所列元件本身中的任一者、少于所有所列元件的任何組合和/或所有所列元件的組合。
具體實施例方式以下描述提供具體細節以便提供透徹理解。然而，所屬領域的技術人員將理解，可在不使用這些具體細節的情況下實施和使用半導體裝置以及制造和使用所述裝置的相關聯方法。實際上，半導體裝置和相關聯方法可通過修改所說明的裝置和方法來實踐，且可結合エ業中常規上常用的任何其它設備和技術來使用。舉例來說，盡管描述提及U-MOS(U形M0SFET)半導體裝置，但可對其進行修改以用于可含有或可不含有形成于溝槽中的柵極結構的任何其它類型的半導體裝置，例如LDMOS或CMOS裝置。圖I到5中說明且在本文中描述含有使用低溫微波處理形成的外延層的半導體裝置和用于制造所述裝置的設備的一些實施例。在這些實施例中，方法可如圖I中所描繪而開始，此時首先提供半導體襯底105作為半導體結構100的部分。此項技術中已知的任何半導體襯底可用作襯底105。一些襯底的實例包含單晶硅晶片、外延Si層和/或例如用于絕緣體上硅(SOI)技術中的接合晶片。而且，通常用于電子裝置的任何其它半導電材料在合適條件下可用作用于襯底105的材料，包含Ge、SiGe、GaN、C和/或任何純的或復合半導體，例如III-V或II-VI及其變體。這些襯底中的任一者或全部可保持不被摻雜，或摻雜有任何數目的P型或η型摻雜劑或摻雜劑的組合。在ー些配置中，襯底105包括單晶Si晶片，其以任何類型或數目的η型摻雜劑被重度摻雜到所要濃度。在其它配置中，襯底105在其部分或其整個上表面上含有單晶外延層。半導體結構100可任選地含有位于襯底105的上表面的一部分上的ー個或ー個以上外延(或“印i”)層。在圖I中，個別外延層(或多個外延層)被描繪為外延層110。在ー些配置中，外延層Iio覆蓋襯底105的大體上全部上表面。在Si用作用于襯底105的材料的情況下，外延層110包括Si。可使用此項技術中的任何エ藝來提供外延層110，包含任何外延沉積エ藝。在一些情況下，可用任何類型或數目的P型摻雜劑輕度摻雜外延層，如圖I中所示。常規上，已通過在單晶片外延反應器中在含硅氣體混合物中于高溫下加熱Si襯底105來制造一些Si外延層。所述氣體混合物通常包含含娃氣體,例如娃燒、ニ氯娃燒、三氯硅烷，或其組合。此氣體混合物還含有載氣，例如H2或N2。此氣體混合物還可含有摻雜劑氣體，其中氣體含有在沉積外延層時將并入到外延層中的摻雜劑材料。摻雜劑氣體可含有PH3 (對于P摻雜劑)、AsH3 (對于As摻雜劑)、H2或其組合。遺憾的是，這些摻雜劑氣體可能有劇毒且會自燃，因此使用特殊處理條件。這些處理條件包含使用將在沉積腔室中維持真空的裝備(即真空泵)、在真空條件下操作的屏蔽輸送管線、監控泄漏的裝備，以及專用的處理裝備。這些特殊處理條件和裝備提高了外延沉積エ藝的成本。同樣，一些常規外延沉積エ藝常常在高于900°C的高溫下執行。這些較高溫度可提高外延沉積エ藝的成本。同樣，這些高溫需要使用上述載氣，從而使所述エ藝復雜化，且提 高成本。使用這些載體是因為含Si氣體中的硅材料可能會在所述溫度下與氣體混合物中的其它氣體反應，從而減少可用于沉積的硅材料的量。因為用于常規外延沉積的這些處理條件，在一些實施例中，可通過使用低溫微波エ藝來提供外延層110。舉例來說，在圖2中所說明的實施例中，可通過使用微波在低溫下加熱含Si氣體混合物來沉積外延層110。在這些實施例中，含Si氣體混合物可含有與常規エ藝中所使用的那些氣體相同或不同的氣體，如本文中所描述。但是，在其它實施例中，含Si氣體混合物可含有任何含Si氣體，例如硅烷、ニ氯硅烷、三氯硅烷、四氯化硅、四氟化硅、三甲基硅烷，或其組合。此氣體混合物還可含有載氣，例如n2、h2、其它惰性氣體，或其組合。使用N2和H2可提供顯著的安全優勢，在低于600°C的溫度下尤其如此，此時可使用N2來替代H2。在ー些配置中，具有含硅氣體的氣體混合物還可含有摻雜劑氣體，摻雜劑氣體含有可并入到外延層中的摻雜劑。摻雜劑氣體混合物可含有PH3 (對于P摻雜劑)、AsH3 (對于As摻雜劑)、H2或其組合。可使用微波將含Si氣體混合物沉積為外延層，同時保持襯底處于低溫下。在ー些實施例中，這些低溫可小于約550°C。在其它實施例中，這些低溫可在約200°C到約550°C的范圍內。在又其它實施例中，所述溫度可在約400°C到約550°C的范圍內。在仍其它實施例中，這些低溫可以是這些溫度的任何合適組合或子范圍。Si外延層可以層的任何非單晶結構沉積。因此，在一些實施例中，可沉積Si外延層，使得部分或大體上整個層包括非晶結構。而且，在其它實施例中，且在合適條件下，可沉積Si外延層，使得部分或大體上全部層包括多晶結構。微波加熱エ藝可使用政府對エ業應用的規定所允許的任何頻率或波長的微波。在一些實施例中，微波的頻率和波長可以是國際對エ業應用的規定所允許的那些頻率和波長中的任一者。在其它實施例中，微波的頻率可在約2. 45GHz到約5. 8GHz的范圍內，且具有在約52mm到約123mm的范圍內的波長。可在足以形成外延層110的任何時間內執行微波加熱エ藝。在一些實施例中，所述時間可在至多約120分鐘的范圍內，這比在形成外延層時所使用的ー些常規熔爐エ藝常常所需的5到6小時短得多。在其它實施例中，此時間可在約I分鐘到約120分鐘的范圍內。在又其它實施例中，所述時間可在約2分鐘到約60分鐘的范圍內。在仍其它實施例中，所述時間可在約2分鐘到約15分鐘的范圍內。在更其它實施例中，所述時間可以是這些量的任何合適組合或子范圍。在某些情況下，快速熱處理(RTP)和低溫下的微波(MW)加熱的組合可用來形成外延層110。在這些實施例中，首先使用RTP來在襯底105的上表面的至少一部分上沉積非晶硅(a-Si)層。隨后可在圖5中所示的麗分批反應器300中使用本文中所描述的低溫MW加熱エ藝來再生長所述a-Si層，但具有單晶結構。在這些實施例中，可從約900°C到約1100°C執行RTP約2到約15分鐘。隨后可在本文中所描述的條件下執行MW低溫加熱エ藝以作為退火エ藝，以再生長具有單晶結構的a-Si (或多晶)層。在其它實施例中，可使用與本文中所描述的原位MW再結晶エ藝相同的條件來執行此MW退火エ藝。舉例來說，所沉積的Si層可包括多晶Si，所述多晶Si可通過將多晶Si附接到含Si襯底[即(111)、(100)，或(110)或(311)]的所要晶體面而轉化為單晶Si。當所沉積的層再結晶時，下伏的晶體平 面在材料再結晶時蔓延穿過所述材料。還可用任何所要的(和數目的)η型或P型摻雜劑來摻雜外延層110。在一些實施例中，可用P和/或B摻雜劑來摻雜外延層110。在這些實施例中，P和/或B摻雜劑在外延層110中的濃度可在約2Χ IO15原子/立方厘米到約I XlO2ci原子/立方厘米的范圍內。在其它實施例中，P和/或B摻雜劑的濃度可在約I X IO15原子/立方厘米到約2. 5X IO20原子/立方厘米的范圍內。在仍其它實施例中，所述濃度可以是這些量的任何合適組合或子范圍。可使用此項技術中已知的將給予所述層所要摻雜劑濃度的任何エ藝來用這些摻雜劑摻雜外延層110。在一些實施例中，可使用含P和/或含B摻雜劑氣體將P和/或B摻雜劑添加到含Si氣體混合物，進而在沉積外延層的同時使用原位エ藝來摻雜外延層110。可使用的含P和/或含B氣體包含こ硼烷、PH3、BCL3,或其組合。在其它實施例中，所要的摻雜劑可使用任何植入和驅入エ藝而提供到外延層110中。一旦摻雜劑位于外延層110中，如果需要，那么接著可通過用微波在低溫下加熱經摻雜層來激活所述摻雜劑。此低溫MW激活エ藝不僅用以激活摻雜劑，而且用以使所沉積的顆粒再結晶，并在需要的情況下使它們大體上相對于襯底而定向。在一些實施例中，用于MW激活エ藝的這些低溫可小于約800°C。在其它實施例中，用于MW激活エ藝的這些低溫可在約200°C到約800°C的范圍內。在又其它實施例中，用于MW激活エ藝的所述溫度可在約200°C到約550°C的范圍內。在仍其它實施例中，這些低溫可以是這些溫度的任何合適組合或子范圍。在更其它實施例中，可使用原位エ藝來替代后沉積MW退火エ藝或除了后沉積MW退火エ藝外還使用原位エ藝來用微波在低溫下激活摻雜劑。同樣，用于激活摻雜劑的MW激活エ藝可與用于使顆粒再結晶的MW加熱エ藝相同或不同。微波激活エ藝可使用政府對エ業應用的規定所允許的任何微波頻率或波長。在一些實施例中，微波的頻率和波長可為エ業應用國際規定所允許的頻率和波長中的任一者。在其它實施例中，微波的頻率可在約2. 45GHz到約5. 8GHz的范圍內，且具有在約52mm到約123mm的范圍內的波長。可在足以形成外延層110的任何時間內執行微波激活エ藝。在一些實施例中，時間可在至多約120分鐘的范圍內，其比在形成外延層時所使用的ー些常規熔爐エ藝中常常所需的5到6個小時短得多。在其它實施例中，此時間可在約I分鐘到約120分鐘的范圍內。在又其它實施例中，此時間可在約2分鐘到約60分鐘的范圍內。在仍其它實施例中，此時間可在約2分鐘到約15分鐘的范圍內。在更其它實施例中，所述時間可為這些量的任何合適組合或子范圍。在一些實施例中，快速熱處理(RTP)和■退火エ藝的組合可用于激活這些摻雜齊U。在這些實施例中，可執行RTP從約900°C到約1100°C持續約2到約15分鐘，且可執行MW激活エ藝從約200°C到約550°C持續約2到約30分鐘。隨后可如此項技術中已知的那樣來制造半導體裝置的其余部分。在一些實施例中，如圖3中所示，溝槽120可形成于外延層110中(且任選地，形成于襯底105中)。溝槽120的底部可到達外延層110或襯底105中的任何深度。溝槽120可通過任何已知エ藝來形成，包含使用形成于外延層110的上表面上的掩模115。在一些實施例中，可使用任何 已知蝕刻劑來蝕刻外延層110，直到溝槽120已達到外延層110中的所要深度和寬度為止。在這些實施例中，隨后可使用此項技術中已知的任何エ藝來完成溝槽MOSFET結構。如上文所述，一些常規的外延沉積エ藝在其操作的處理參數方面受到限制。但這些エ藝還可被限制于在沉積エ藝期間所能使用的設備中。一些常規的外延沉積エ藝在反應器腔室中執行，所述反應器腔室一次僅在ー個晶片上沉積外延層，以便提供所需的均勻度和電阻率控制。然而，其它外延反應器具有桶狀或扁平形設計(含有旋轉壓盤)，其允許更高的產率，因為其可同時在多個晶片上沉積外延層。但這些其它反應器不能提供所要的均勻度和電阻率控制。使用低溫MW再結晶、退火或激活エ藝來形成經摻雜或未經摻雜的外延層110允許使用分批反應器。此分批反應器可在一次處理ー個以上晶片的同時獲得所需的均勻度和電阻率控制。在圖4中描繪可使用的分批反應器的ー個實例。分批反應器200含有可由反應器壁210形成的反應器腔室205。分批反應器200含有用于將在沉積エ藝期間所使用的氣體混合物的入口 215和出ロ 220。可將含Si氣體、載氣和/或摻雜劑氣體作為氣體的單ー組合而引入到入口 215中，或其可個別引入。一旦MWエ藝完成，氣體便經由出口 220退出。反應器200還含有石英基座板225。板225可與任何數目個晶片一起使用，所述數目受反應器的大小和其中MW場是均勻的區域的大小限制。在ー些配置中，基座板225之間所含有的晶片的數目在I到12的范圍內。在其它配置中，基座板225之間所含有的晶片的數目可為1，且在每批之間多個基座板與一個晶片一起使用。在ー些配置中，晶片225的每ー側上的石英基座板可充當微波反射器，且/或高度摻雜的含Si晶片可充當微波吸收體。這些配置允許反應器200將MW場聚焦到基座板上且穿過其上方的晶片。在其它配置中，凸或凹配置的彎曲的基座板(或其組合)可用于幫助使跨越晶片的微波場均勻，而不管所施加的微波功率如何。在ー些配置中，合成基座板可用于反應器200中。在這些配置中，基座板含有組合起來的吸收和反射層，其還可除了凹和/或凸的基座板幾何形狀之外用于在晶片處聚焦微波場，而不管所施加的MW功率如何。ー些合成基座板結構的實例包含Si中的SOI (絕緣體上硅)埋入層的堆疊，其可用氧氣在各種深度下植入以在Si晶片內產生所要的SiO2堆疊。反應器200還含有供應所需的MW能量的至少ー個MW源230。在ー些配置中，所述反應器可含有4到20個麗源。在圖4中所說明的配置中，麗源的數目是4。MW源可定位在反應器周圍以將MW能量提供給腔室205中的所要位置，如圖4中所示。反應器200可含有用于半導體エ業中的沉積反應器中的其它組件。舉例來說，反應器200可含有高溫計240以用于測量反應腔室205中的溫度。同樣，反應器可含有壓カ傳感器、氣流計量閥、危險氣體監視器等。在其它配置中，用于使用低溫的MW處理的分批反應器可為圖4中所示的分批反應器200和圖5中所示的分批反應器的組合或混合體。分批反應器200可由可透過微波且仍可保持真空的任何材料制成。舉例來說，如圖4中所說明，反應器壁210可包括石英。當不需要此功能時，例如在入口 215和出口 220的外部部分中，反應器200的材料可由例如鋼等其它材料制成。在其中反應器腔室205包括石英的那些實施例中，其不吸收MW，且因此其將比晶片溫度冷(即，約50°C )，從而使得分批反應器200制造起來更便宜且操作起來更安全。
在其它實施例中，且在合適的條件下，襯底105可由含碳材料制成。含碳材料的實例包含金剛石、石墨或字母。隨后可使用任何エ藝將非晶(a-C)或多晶碳層沉積于那個襯底上，包含在含碳揮發性前驅體用于氣體混合物中吋。隨后可使用本文中所描述的低溫MWエ藝將多晶或a-C層轉化為具有與碳襯底匹配的晶體結構的外延碳層。同樣，a-C層和/或外延碳層可經摻雜，且隨后使用本文中所描述的低溫MWエ藝激活摻雜劑。如本文中所描述的在低溫下使用MW處理將若干特征提供給所得的半導體裝置。首先，在外延層上具有上部UMOS裝置構造的堆疊于功率UMOS裝置上的功率UMOS裝置可在低溫下形成于MW分批反應器中。上部UMOS裝置可在需要時使用形成于分離所述裝置的經生長或經沉積的氧化物層中的非晶經摻雜的Si (其可隨后再結晶)借助通孔而連接到下部裝置。其次，在需要時，例如UMOS裝置(具有頂部上的源極和底部上的漏扱)等半導體裝置可隨后具有安裝于其頂部上的另ー UMOS裝置(具有頂部上的漏極和底部上的源極)，其中MW生長的外延層被氧化物層分離。且第三，低溫下的MW處理可用于在垂直或水平配置中將功率裝置附接到其它半導體裝置(例如，CMOS或LDMOS裝置)，其中氧化物層和通孔在其之間。由于用于在絕緣層之間形成經摻雜的外延或單晶Si層的低溫不會不利地影響先前形成的裝置，其不同于用于一些常規外延反應器中的過熱，所以可制造這些裝置。應理解，本文中所提供的所有材料類型僅用于說明目的。因此，雖然特定摻雜劑命名為η型和P型摻雜劑，但任何其它已知的η型和P型摻雜劑(或所述摻雜劑的組合)可用于半導體裝置中。同樣，雖然參考特定類型的導電性(P或N)來描述本發明的裝置，但所述裝置可通過適當修改而配置為具有相同類型的摻雜劑的組合，或可配置為具有相反類型的導電性(分別為N或P)。本申請案還涉及分批反應器，所述分批反應器包括反應腔室，其由可透過微波的材料所制成的壁封閉；壓盤，其經配置以支撐多個半導體晶片，所述壓盤包括彎曲的基座板；入口，其用于含有能夠在晶片上形成外延層的氣體混合物的氣體混合物；出口 ；以及至少ー個微波源，其經配置以在晶片處沖擊微波能量，所述微波源經配置以在2. 45GHz到約5. 8GHz下發射微波，且具有在約52mm到約123mm的范圍內的波長。除了任何先前指示的修改之外，在不脫離本描述內容的精神和范圍的情況下，所屬領域的技術人員可設計出眾多其它變化和替代性布置，且所附權利要求書意在涵蓋所述修改和布置。因此，雖然已結合目前被視為最實際且優選的方面的內容特定地且詳細地描述了信息，但所屬領域的技術人員將明白，在不脫離本文中所陳述的原理和概念的情況下，可做出眾多修改，所述修改包含(但不限干)形式、功能、操作方式和用途。而且，如本文中 所使用，實例打算僅為說明性的，且不應被理解為以任何方式進行限制。
權利要求
1.一種用于制造外延層的方法，其包括 提供含有具有單晶結構的上表面的半導體襯底； 在所述襯底的所述上表面上形成一層，其中所述層包括大體上與所述半導體襯底相同的材料且包括非晶或多晶結構；以及 使用低溫微波加熱所述層以將所述非晶或多晶結構改變為單晶結構。
2.根據權利要求I所述的方法，其中所述材料包括Si。
3.根據權利要求I所述的方法，其中所述材料包括C。
4.根據權利要求I所述的方法，其中所述加熱過程的所述低溫小于約550°C。
5.根據權利要求I所述的方法，其中所述加熱過程的所述低溫在約200°C到約550°C的范圍內。
6.根據權利要求I所述的方法，其中所述加熱過程的所述低溫在約400°C到約550°C的范圍內。
7.根據權利要求I所述的方法，其進一步包括用摻雜劑摻雜所述層，且隨后使用低溫微波激活所述摻雜劑。
8.根據權利要求7所述的方法，其中大體上同時執行通過微波進行的加熱和通過微波進行的所述激活。
9.根據權利要求I所述的方法，其中使用分批反應器來執行所述方法，所述分批反應器大體上同時在一個以上晶片上沉積所述層。
10.根據權利要求9所述的方法，其中使用分批反應器來執行所述方法，所述分批反應器大體上同時在I到12個晶片上沉積所述層。
11.一種用于制造外延層的方法，其包括 提供具有包括單晶結構的上表面的半導體襯底；以及 使用微波在小于約550°C的溫度下在所述襯底上表面上形成具有單晶結構的外延層。
12.根據權利要求11所述的方法，其中所述材料包括Si。
13.根據權利要求11所述的方法，其中所述材料包括C。
14.根據權利要求11所述的方法，其中所述加熱過程的所述低溫在約200°C到約550°C的范圍內。
15.根據權利要求11所述的方法，其中所述加熱過程的所述低溫在約400°C到約550°C的范圍內。
16.根據權利要求11所述的方法，其進一步包括用摻雜劑摻雜所述層，且隨后使用低溫微波激活所述摻雜劑。
17.根據權利要求16所述的方法，其中大體上同時執行通過微波進行的加熱和通過微波進行的所述激活。
18.根據權利要求11所述的方法，其中使用分批反應器來執行所述方法，所述分批反應器大體上同時在一個以上晶片上沉積所述層。
19.根據權利要求18所述的方法，其中使用分批反應器來執行所述方法，所述分批反應器大體上同時在I到12個晶片上沉積所述層。
20.一種用于制造外延層的方法，其包括 提供含有具有單晶結構的上表面的半導體襯底；使用快速熱處理在所述襯底的所述上表面上形成一層，其中所述層包括大體上與所述半導體襯底相同的材料且包括非晶或多晶結構；以及 使用微波在小于約550°C的溫度下使所述層退火，以將所述非晶或多晶結構改變為單晶結構。
全文摘要
本發明涉及用于微波晶體再生長的低溫方法和設備。本發明描述半導體裝置和用于制造所述裝置的方法。所述半導體裝置含有通過以下操作制成的外延層提供含有具有單晶結構的上表面的半導體襯底；在所述襯底的所述上表面上形成一層，其中所述層包括大體上與所述半導體襯底相同的材料且包括非晶或多晶結構；以及使用低溫微波加熱所述層以將所述非晶結構改變為單晶結構。所述外延層也可通過以下操作制成提供具有單晶材料的上表面的半導體襯底；以及隨后使用微波在小于約550℃的晶片溫度下在所述襯底上表面上形成外延層。可使用相同或單獨的低溫微波處理來激活所述外延層中的原位或植入的摻雜劑。本發明描述了其它實施例。
文檔編號H01L21/268GK102856171SQ201210226968
公開日2013年1月2日 申請日期2012年6月29日 優先權日2011年6月29日
發明者羅伯特·J·珀特爾 申請人:飛兆半導體公司