具有體接觸的鰭部fet裝置及形成具有該體接觸的該鰭部fet裝置的方法

具有體接觸的鰭部fet裝置及形成具有該體接觸的該鰭部fet裝置的方法
【專利摘要】本發明涉及具有體接觸的鰭部FET裝置及形成具有該體接觸的該鰭部FET裝置的方法，此處提供鰭部場效晶體管裝置及形成該鰭部場效晶體管裝置的方法。在實施例中，鰭部場效晶體管裝置包含具有鰭部的半導體襯底。柵極電極結構覆蓋在該鰭部上面。源極和漏極環狀及/或延伸區域及磊晶生長的源極區域和漏極區域形成在該鰭部中，并且鄰近該柵極電極結構而設置。體接觸設置在該鰭部的接觸表面上，并且該體接觸與該環狀及/或延伸區域及該磊晶生長的源極區域和漏極區域分離地隔開。
【專利說明】具有體接觸的鰭部FET裝置及形成具有該體接觸的該鰭部FET裝置的方法

【技術領域】
[0001]本發明大致上是關于一種鰭部場效晶體管(fin FET)裝置及形成該鰭部場效晶體管的方法，尤是關于一種具有體接觸的鰭部FET裝置及形成具有該體接觸的該鰭部FET裝置的方法。

【背景技術】
[0002]晶體管(例如，金屬氧化物半導體場效晶體管(MOSFET)或就只是場效晶體管(FET))為絕大多數的半導體集成電路(IC)的核心建構方塊。FET包含源極和漏極區域，電流可在其間流動通過信道，該信道受到施加在該信道上面的柵極電極的偏壓所影響。有一些半導體IC(例如，高效能微處理器)可包含數以百萬個FET。就這種IC而言，減少晶體管尺寸并因此增加晶體管密度，一直以來都是半導體制造工業的最高優先事項。然而，半導體效能必需予以維持，即使該晶體管尺寸減少亦然。
[0003]鰭部場效晶體管(fin FET)是晶體管的一種類型，這種類型可提供其自身既能減少晶體管尺寸、又能維持晶體管效能的雙重目標。該鰭部FET是一種形成在薄鰭部中的三維晶體管，該薄鰭部從半導體襯底向上延伸。晶體管效能通常是由測量其互導(transconductance)而決定，并且該互導與該晶體管信道的寬度成比例。在鰭部FET中，該晶體管信道是沿著該鰭部的垂直側壁所形成或者是形成在該鰭部的垂直側壁和頂水平平面上，因此，可達成寬信道和高效能，而不必實質上增加該晶體管所要求的襯底表面的面積。
[0004]鰭部FET由于其優良的短信道效應控制和調整尺寸能力，因此是小線寬工藝(例如，大約22奈米及更低)的最有潛力的選項。為了有利于一般目的的應用，希望鰭部FET具有可用于不同電路功能的不同臨界電壓(Vt)。然而，制造具有不同臨界電壓的鰭部FET是困難的。由于該信道或〃鰭部〃寬度的等級為5-20奈米，因此，這個尺寸會使其沒有辦法通過改變信道摻雜濃度而有效地調整Vt。此外，信道摻雜會劣化遷移率，并且因此會影響鰭部FET效能。一種得到具有不同Vt的鰭部FET的可能方式為在高-K-金屬-柵極鰭部FET工藝中，利用不同的柵極堆棧材料。然而，生產具有不同Vt的鰭部FET所需的多柵極堆棧制程在該制造制程中是復雜且昂貴的。得到不同Vt的另一個方式是通過體偏壓(bodybias)。舉例來說，在傳統的表面信道nFET中，負體偏壓會增加Vt，但正體偏壓則會降低Vt。
[0005]已經提出數種將體接觸引入鰭部FET結構的方法。然而，這些方法不是太復雜、在制造上不切實際，不然就是該鰭部FET裝置特性會受到嚴重的影響。舉例來說，已提出使用娃嘉晶(silicon epitaxy)來將半導體襯底的塊體娃(bulk silicon)連接至多柵極(polygate)，且鰭部在該多柵極處形成覆蓋在該半導體襯底的該塊體硅上面。然而，這種方法與替換性金屬柵極(RMG)工藝不匹配，因此需要硅磊晶與該半導體襯底的該塊體硅的該多柵極的接觸區域隔離，并且該體接觸也要與該鰭部實體地隔離，而沒有與該鰭部直接接觸。先前針對鰭部FET形成體接觸的努力，已經避免因摻雜該鰭部以形成該鰭部FET的源極和漏極區域，而在該鰭部上形成該體接觸的情形，這是因為該體接觸不能既與該鰭部FET的源極和漏極區域直接實體接觸，而又能維持操作性。
[0006]因此，希望提供鰭部FET裝置和形成這種鰭部FET裝置的方法。也希望提供鰭部FET裝置和形成鰭部FET裝置的方法，該鰭部FET裝置和其形成方法可避免和在鰭部上形成體接觸所相關的復雜性，其中，該鰭部等同與該體接觸電性相通的晶體管。此外，從接下來對發明的詳細描述及附隨的權利要求，并且一同參照所附的圖式和本發明的這個【背景技術】，本發明的其它希望的特征和特性將變得明顯。


【發明內容】

[0007]此處提供鰭部場效晶體管裝置及形成該鰭部場效晶體管裝置的方法。在實施例中，鰭部場效晶體管裝置包含具有鰭部的半導體襯底。柵極電極結構覆蓋在該鰭部上面。源極和漏極環狀及/或延伸區域及磊晶生長的源極區域和漏極區域形成在該鰭部中或該鰭部上，并且鄰近該柵極電極結構而設置。體接觸設置在該鰭部的接觸表面上，并且該體接觸與該環狀及/或延伸區域及該磊晶生長的源極區域和漏極區域分離地隔開。
[0008]在另一個實施例中，鰭部場效晶體管裝置包含具有鰭部的半導體襯底。第一絕緣體層覆蓋在該半導體襯底上面，并且具有小于該鰭部的高度的厚度。該鰭部延伸穿過并且突出超過該第一絕緣體層，以提供暴露的鰭部部分。柵極電極結構覆蓋在該暴露的鰭部部分上面，并且藉由柵極絕緣層而與該鰭部電性絕緣。源極和漏極環狀及/或延伸區域及磊晶生長的源極區域和漏極區域形成在該暴露的鰭部部分中或在該暴露的鰭部部分上，并且鄰近該柵極電極結構而設置。體接觸設置在該暴露的鰭部部分的接觸表面上。該體接觸與該磊晶生長的源極區域和漏極區域分離地隔開，并且復與該環狀及/或延伸區域分離地隔開。該體接觸包含偏壓該場效晶體管的臨界電壓的摻質濃度。接觸絕緣層設置在該暴露的鰭部部分上方，該體接觸與該環狀及/或延伸區域之間。接觸覆蓋層設置在該體接觸和該接觸絕緣層上方。
[0009]在另一個實施例中，形成鰭部場效晶體管裝置的方法包含提供具有鰭部的半導體襯底。柵極電極結構形成覆蓋在該鰭部上面。在該鰭部的一部分上方和該柵極電極結構上方圖案化布植掩膜層，以暴露該鰭部鄰近該柵極電極結構的源極/漏極部分，源極和漏極區域形成在該源極/漏極部分內。離子布植至該鰭部的該暴露的源極/漏極部分內，以形成鄰近該柵極電極結構的源極和漏極環狀及/或延伸區域。選擇性移除該布植掩膜層，并且在選擇性移除該布植掩膜層后，形成接觸絕緣層在該鰭部上方。在該接觸絕緣層上方圖案化接觸圖案層，以暴露該接觸絕緣層的接觸部分。選擇性蝕刻該接觸絕緣層的該接觸部分，從而暴露該鰭部的接觸表面。該體接觸形成在該鰭部的該接觸表面上，并且該體接觸與該環狀及/或延伸區域分離地隔開。源極區域和漏極區域在該源極和漏極環狀及/或延伸區域上方磊晶地生長。

【專利附圖】

【附圖說明】
[0010]該等不同的實施例將連同接下來的圖式予以描述，其中，相同的標號代表相同的組件，其中:
[0011]圖1為半導體襯底包含形成于其內的鰭部及在該鰭部上面的柵極電極結構的部分的透視圖；以及
[0012]圖2-圖12為圖1的該半導體襯底沿著圖1的線A-A的剖面側視圖，以例示依據實施例用以制作包含體接觸的鰭部FET裝置的范例方法，其中，該體接觸設置在鰭部上，該鰭部等同與該體接觸電性相通的晶體管。

【具體實施方式】
[0013]接下來的詳細描述在本質上僅作為范例之用，而不打算用來限制該等不同的實施例、或其應用和用途。此外，沒有意圖被先前的【背景技術】和接下來的詳細說明中所出現的任何理論約束。
[0014]此處提供鰭部場效晶體管(fin FET)裝置及形成該鰭部FET裝置的方法，該鰭部FET裝置致能晶體管的臨界電壓(Vt)，該臨界電壓(Vt)可視需要而通過偏壓體接觸來加以修正。尤其是，該鰭部FET裝置包含體接觸，該體接觸設置在鰭部上，該鰭部等同與該體接觸電性相通的晶體管，但維持該晶體管的操作性。此處所描述的方法即使在奈米-等級尺寸限制下，亦可藉由防止該體接觸與該晶體管的源極和漏極區域之間的直接實體接觸，而致能該體接觸的有效形成。因為該體接觸可有效地形成在鰭部上，而該鰭部等同與該體接觸電性相通的晶體管，并且，又能維持該晶體管的操作性，因此，該晶體管的該Vt可視需要而藉由偏壓該體接觸來加以修正。
[0015]參照圖1，依據用以形成鰭部FET裝置的方法的范例實施例，提供具有鰭部12形成于其中或其上的半導體襯底10。雖然沒有顯示，但應體會到該半導體襯底10可依據傳統的鰭部FET工藝，而包含復數個鰭部12。沒有打算限制，盡管此處所描述的該鰭部FET裝置和方法并不受限于任何特別的尺寸約束，該鰭部12可具有奈米等級的寬度，例如從大約5至大約20奈米。如此處所使用的，〃半導體襯底”這個術語將用來涵蓋傳統上使用在半導體工業中的半導體材料。“半導體材料”包含單晶硅材料(例如，半導體工業所通常使用的相對純或輕度摻雜摻質的單晶硅材料)連同多晶硅材料，以及與其它元素(例如，鍺、碳、及類似者)混合的硅。此外，“半導體材料”涵蓋其它材料，例如，相對純和摻雜摻質的鍺、砷化鎵、氧化鋅、玻璃、及類似者。在圖1所顯示的實施例中，該半導體襯底10為塊體硅晶圓，具有該鰭部12形成在該塊體硅晶圓中。然而，將體會到在其它實施例中，雖然沒有在圖式中顯示，該半導體襯底10可包含設置在絕緣材料上的含硅材料，通稱為絕緣體上硅(SOI)結構，其接著被支持襯底所支持。為了例示的目的，圖1中只顯示該半導體襯底10的一部分14。在實施例中，該鰭部12是摻雜有選自P-型摻質或N-型摻質的摻質。舉例來說，在實施例中，該半導體襯底10的該部分14和該鰭部12是摻雜有P-型摻質，例如但不限于可預期形成N-型金屬氧化物半導體(NMOS)鰭部FET的硼、鋁、鎵、銦、BF2及其組合，。然而，雖然沒有顯示，但應體會到該半導體襯底的其它部分也可摻雜N-型摻質，例如但不限于可預期形成P-型金屬氧化物半導體(PMOS)鰭部FET的磷、砷、銻、及其組合。關于這方面，此處所描述的方法適合用來形成NMOS鰭部FET或PMOS鰭部FET，視用來形成個別鰭部FET的特微所采用的材料而定。如果被制作的該鰭部FET裝置是互補式MOS集成電路(CMOS 1C)，則該半導體襯底10的至少一部分和鰭部12是摻雜有N-型摻質，而該半導體襯底的至少一部分是摻雜有P-型摻質。舉例來說，在該鰭部12包含該摻質的情況下，該半導體襯底10的該部分可在該鰭部12形成在該半導體襯底10中或該半導體襯底上之前或之后，藉由離子布植來加以摻雜。可使用多離子布植步驟，以達成希望的摻質濃度和分布。該摻質分布可作為達成所制作的特定鰭部FET的希望臨界電壓的一個變量。
[0016]如圖1所顯示的，柵極電極結構20設置在該鰭部12上方。舉例來說，在實施例中，第一絕緣體層16覆蓋在該半導體襯底10上面，且具有小于該鰭部12的高度的厚度，以致于該鰭部12延伸穿過并且突出超過該第一絕緣體層16，以提供暴露的鰭部部分18。該第一絕緣體層16并沒有特別的限制，并且可包含氧化物，例如，硅氧化物。該柵極電極結構20覆蓋在該鰭部12上面，更特定言之，在該暴露的鰭部部分18上面。該柵極電極結構20藉由柵極絕緣層22而與該鰭部12電性絕緣。該柵極電極結構20可通過傳統工藝(例如，柵極先置或柵極后置、多晶硅/S1N或高-K/金屬-柵極工藝)而形成在該鰭部12上方。舉例來說，并且如圖1所顯示的，氮化物帽(nitride cap) 24可設置在該柵極電極結構20上面，以促進該柵極電極結構20的形成，并且在形成該鰭部FET裝置的期間，提供保護給該柵極電極結構20。該氮化物帽24可從任意氮化物(例如，硅氮化物)加以形成。在實施例中，并且如圖1所顯示的，依據傳統的鰭部FET工藝，該柵極電極結構20在鰭部部分18的三個側面上繞著該暴露的鰭部部分18的周圍。圖2例示圖1的該半導體襯底10的該部分14沿著線A-A的剖面圖，其目的在于例示形成該鰭部FET裝置的范例方法。
[0017]在實施例中，并且如圖3所顯示的，第二絕緣體層26形成在該暴露的鰭部部分18和該氮化物帽24上方。該第二絕緣體層26可從氮化物加以形成，該氮化物例如為與用來形成該氮化物帽24的相同氮化物，或為用來形成低_k薄膜(SiCON或SiCN)的相同氮化物。該第二絕緣體層26設置在該柵極電極結構20的側壁上的部分至終仍然存在，以作為該鰭部FET裝置中的第一側壁間隔件26，如下文中所詳細描述的。更特定言之，如圖4所顯示的，使用適合的蝕刻劑(例如，氮蝕刻劑)來蝕刻該第二絕緣體層設置在水平表面上的部分，而該第二絕緣體層26設置在該柵極電極結構20的側壁上的部分則仍作為第一側壁間隔件26。
[0018]參照圖5，在實施例中，第一掩膜層28形成在該柵極電極結構20和該暴露的鰭部部分18上方，其目的在于在離子布植30該半導體襯底未顯示的部分的期間，遮蔽該半導體襯底10顯示于圖5中的該部分14中的該暴露的鰭部部分18。舉例來說，在實施例中，并且如圖5所顯示的，該半導體襯底10的該部分14摻雜有可預期形成NMOS鰭部FET的P-型摻質，而可采用圖5所顯示的該離子布植30，以形成PMOS鰭部FET在該半導體襯底10未顯示的其它部分上的延伸及/或環狀區域(未顯示)。然而，將體會到該第一掩膜層28可視情況形成，并且該第一掩膜層28的形成與將形成的鰭部FET的類型有關。在實施例中，該第一掩膜層28是從某種材料形成，該種材料可從該柵極電極結構20和該半導體襯底10的該部分14上方選擇性移除。“選擇性移除”是指一種材料在特別的蝕刻劑中較另一種材料具有較高的蝕刻率。或者，該第一掩膜層28的該材料可在從下方的結構移除最小材料的情況下予以移除。舉例來說，在實施例中，該第一掩膜層28是從抗蝕材料加以形成，例如光阻(photoresist)。在完成離子布植30后，以適當的蝕刻劑(例如,氧化物蝕刻劑)來蝕刻并選擇性移除該第一掩膜層28，而該柵極電極結構20和該半導體襯底10的該部分14則通過傳統的工藝來選擇性清洗。
[0019]在實施例中，并且如圖6所顯示的，在選擇性移除該第一掩膜層及選擇性清洗后，在該半導體襯底10的該部分14上方(包含該暴露的鰭部部分18上方)以及該第一側壁間隔件26和該柵極電極結構20上方圖案化布植掩膜層32，以暴露該暴露的鰭部部分18鄰近該柵極電極結構20的源極/漏極部分，而該鰭部FET的源極和漏極區域將形成在該源極/漏極部分內。該布植掩膜層32與該第一掩膜層可由相同的材料來加以形成，以使該布植掩膜層32得以被選擇性移除。如下文中所詳細描述的，該布植掩膜層32通常是設置在該暴露的鰭部部分18中將形成體接觸的部分上方，并且遮蔽該部分。以這種方式，藉由隔離緊緊鄰近該第一側壁間隔件26的部分而形成的該半導體襯底10的該源極和漏極區域與，可有效地維持該體接觸與該源極和漏極區域的隔離，即使在該暴露的鰭部部分18上形成該體接觸時亦然。離子布植34可接著在緊緊鄰近該第一側壁間隔件26實行而布植到該暴露的鰭部部分18中，以通過傳統的離子布植工藝來形成鄰近該第一側壁間隔件26的源極和漏極環狀及/或延伸區域38。為了簡化起見，圖6只大致上例示形成在該半導體襯底10中的環狀及/或延伸區域38，雖然將體會到特定的環狀及/或延伸區域38的組構是動態的，并且會隨特別鰭部FET裝置的效能考量而變化。該布植掩膜層32隔離該環狀及/或延伸區域38與該半導體襯底10的特定部分的形成，該特別部分暴露在該布植掩膜層32的圖案中。在完成離子布植34后，選擇性移除該布植掩膜層32，并且通過傳統工藝來選擇性清洗該柵極電極結構20和該半導體襯底10的該部分14。
[0020]在實施例中，并且如圖7所顯示的，在形成該環狀及/或延伸區域38并且移除該布植掩膜層32后，接觸絕緣層37形成在該半導體襯底10的該部分14上方(包含在該暴露的鰭部部分18上方)以及該第一側壁間隔件26上方、該環狀及/或延伸區域38和該閘極電極結構20上方。該接觸絕緣層37與該第二絕緣體層26可由相同的材料加以形成。在實施例中，并且如圖8所顯示的，在該接觸絕緣層37上方圖案化接觸圖案層40，以暴露該接觸絕緣層37的接觸部分，該接觸部分覆蓋在接觸表面42上面，而體接觸則形成在該接觸表面42上。就這點而言，為了維持該體接觸與該環狀及/或延伸區域38的間隔，該接觸圖案層40完全地覆蓋該暴露的鰭部部分18的先前暴露的部分(該環狀及/或延伸區域38是形成在該部分內)，并且另覆蓋該暴露的鰭部部分18與該環狀及/或延伸區域38緊緊鄰近的部分，如圖8所顯示的。該接觸圖案層40與該第一掩膜層和該布植掩膜層可由相同的材料來加以形成，以使該接觸圖案層40得以被選擇性移除。一旦圖案化之后，該接觸圖案層40中的該圖案可使該接觸絕緣層37的該接觸部分(其由該接觸圖案層40所暴露)得以被選擇性移除，從而暴露該暴露的鰭部部分18的該接觸表面42，該體接觸將形成在該接觸表面42上。可以適合的氮化物蝕刻劑(例如但非限定為CF4)，通過反應式離子蝕刻(RIE)，來蝕刻該接觸絕緣層37的該接觸部分。在選擇性蝕刻該接觸絕緣層37的該接觸部分后，選擇性移除該接觸圖案層40，并且通過傳統工藝來選擇性清洗該接觸絕緣層37。
[0021]在實施例中，并且如圖9所顯示的，該體接觸44是形成在該暴露的鰭部部分18的該接觸表面42上。尤其是，該體接觸44是通過在該暴露的鰭部部分18的該接觸表面42上磊晶生長半導體材料而形成的，并且該體接觸44只形成在該暴露的鰭部部分18的該接觸表面42上，而沒有形成在該接觸絕緣層37上。雖然沒有顯示，但將體會到該暴露的鰭部部分18的該接觸表面42可在形成該體接觸44之前先行蝕刻，從而將該體接觸44凹陷在該暴露的鰭部部分18中。此外，由于存在有設置在該環狀及/或延伸區域38上方及該暴露的鰭部部分18緊緊鄰近該環狀及/或延伸區域38的部分上方的該接觸絕緣層37，因此，該體接觸44與該環狀及/或延伸區域38以適合的方式分離地隔開。“分離地隔開”意指該體接觸44沒有接觸該環狀及/或延伸區域38，盡管就裝置操作而言，該體接觸大致上靠近該環狀及/或延伸區域38，以達成低串聯電阻。該接觸絕緣層37最終仍設置在該體接觸44與該環狀及/或延伸區域38之間的該暴露的鰭部部分18上方，以將該體接觸與該環狀及/或延伸區域38電性絕緣。用于形成該體接觸44的適合半導體材料包含以上針對該半導體襯底10所揭露的那些半導體材料。在實施例中，該體接觸44與該半導體襯底10的該部分14及該鰭部12 (廣義言之)摻雜有相同類型的摻質，不是N-型、就是P-型。舉例來說，如果該半導體襯底10的該部分14摻雜有P-型摻質，則該體接觸也摻雜有P-型摻質，該半導體襯底10的該部分14所摻雜的P-型摻質與該體接觸所摻雜的P-型摻質可為相同或不同的摻質類型，例如硼。就另一個例子而言，如果該半導體襯底10的該部分14摻雜有N-型摻質，則該體接觸也摻雜有N-型摻質，該半導體襯底10的該部分14所摻雜的N-型摻質與該體接觸所摻雜的N-型摻質可為相同或不同的N-型摻質，例如碳。舉例來說，在實施例中，該體接觸44可從N-型或P-型半導體形成，視該半導體襯底10的該部分14是從N-型或P-型材料形成而定。作為一個特定的例子，就P-型體接觸44而言，可使用硅鍺化物。如以上所略為提及的，該鰭部FET的該Vt可藉由體偏壓來加以調整，而體偏壓可通過建立從該體接觸44至裝置信道的高導電性來加以完成。該體接觸44的低接觸電阻可通過適當的摻雜來加以完成。就這點而言，可形成具有摻質濃度的該體接觸，該摻質濃度在適合的低等級，建立該接觸電阻。較高的摻質濃度通常會減少該體接觸44的串聯電阻。
[0022]在實施例中，并且參照圖10-12，在形成該體接觸44后，暴露該環狀及/或延伸區域38，以在該環狀及/或延伸區域38上方致能磊晶生長的源極區域和漏極區域的形成。然而，在其它實施例中，雖然沒有顯示，將體會到磊晶生長的源極區域和漏極區域可在形成該體接觸44之前，形成在該環狀及/或延伸區域38上方。更進一步言之，將體會到特定的體接觸可較特定的磊晶生長的源極區域和漏極區域更早形成。舉例來說，在實施例中，PFET的磊晶生長的源極區域和漏極區域可在NFET的磊晶生長的源極區域和漏極區域形成前便已形成。因此，NFET的體接觸可在NFET的磊晶生長的源極區域和漏極區域形成前就已形成。此外，在這個實施例中，PFET的體接觸可在PFET的磊晶生長的源極區域和漏極區域形成后才形成。
[0023]在實施例中，并且如圖10所顯示的，接觸覆蓋層48形成在該體接觸44和該接觸絕緣層37上方。該接觸覆蓋層48主要是在磊晶生長該源極區域和漏極區域期間形成，以屏蔽該體接觸44。該接觸覆蓋層48與該第二絕緣體層26和該接觸絕緣層37可以相同材料形成，以使接觸覆蓋層48和該接觸絕緣層37得以用相同蝕刻劑移除。在實施例中，并且如圖11所顯示的，在該接觸覆蓋層48上方圖案化帽圖案層50，以暴露該接觸覆蓋層48覆蓋在該環狀及/或延伸區域38上面的部分，而部分的該接觸覆蓋層48仍然在該體接觸44和該接觸絕緣層37上方。該帽圖案層50可與該第一掩膜層、第二布植層及/或接觸圖案層以相同材料形成，以使該帽圖案層50得以從該接觸覆蓋層48選擇地移除。該帽圖案層50中的圖案使該接觸覆蓋層48中由該帽圖案層50所暴露的部分得以選擇性移除。由于該接觸覆蓋層48與該接觸絕緣層37可由相同材料形成，因此，在該接觸覆蓋層48下面的該接觸絕緣層37也可選擇性移除，從而暴露該環狀及/或延伸區域38中將要形成該磊晶生長的源極區域和漏極區域的表面。該接觸絕緣層37和該接觸覆蓋層48覆蓋在該柵極電極結構20上面的部分也在選擇性蝕刻期間移除，而該接觸絕緣層37和該接觸覆蓋層48設置在垂直表面上(例如，在該第一側壁間隔件26上)的部分則仍留下。在選擇性蝕刻該接觸覆蓋層48由該帽圖案層50所暴露的該部分后，并且在進一步蝕刻該接觸絕緣層37的下面部分后，該帽圖案層50是選擇性從該下面的接觸覆蓋層48移除，并且暴露的接觸覆蓋層48是通過傳統工藝而選擇性清洗。
[0024]在實施例中，并且如圖12所顯示的，磊晶生長的源極區域54和漏極區域56是形成在該環狀及/或延伸區域38上方。尤其是，該磊晶生長的源極區域54和漏極區域56可藉由在該鰭部12上(更特定言之，在該環狀及/或延伸區域38的該表面52上)磊晶生長半導體材料，而與該體接觸44以實質相同的方式所形成。在實施例中，該磊晶生長的源極區域54和漏極區域56只形成在該環狀及/或延伸區域38的該表面52上，而沒有形成在仍在該體接觸44上方的該接觸覆蓋層48上。以這種方式，該體接觸44也與該磊晶生長的源極區域54和漏極區域56分離地隔開。雖然沒有顯示，但將體會到該環狀及/或延伸區域38的該表面52可在形成該磊晶生長的源極區域54和漏極區域56前就被蝕刻，從而將該磊晶生長的源極區域54和漏極區域56凹陷在該環狀及/或延伸區域38和該暴露的鰭部部分18中。此外，該接觸覆蓋層48可至終仍然設置在該體接觸44和該接觸絕緣層37上方，并且該接觸覆蓋層48在該體接觸44與該磊晶生長的源極區域54和漏極區域56之間仍然維持適當的間隔。用于形成該磊晶生長的源極區域54和漏極區域56的適合材料包含以上針對該半導體襯底10和針對該體接觸44所揭露的那些材料。此外，該磊晶生長的源極區域54和漏極區域56與該體接觸44和該半導體襯底10的該部分14是相反類型，不是N-型、就是P-型。舉例來說，如果該半導體襯底10的該部分14摻雜P-型摻質或由P-型半導體材料形成，則該磊晶生長的源極區域54和漏極區域56摻雜N-型摻質或由N-型半導體材料形成。
[0025]雖然至少一個范例實施例已經呈現在本發明先前的詳細描述中，但應體會到存在為數甚多的變體。也應體會到范例實施例只是例子而已，而并不打算以任何方式來限制本發明的范圍、應用性或組構。反而是，該先前的詳細描述將提供本領域的熟習技術者方便的引導方針，以實作本發明的范例實施例。了解到可對范例實施例中所描述的組件的功能和配置作出各種改變，而不致于偏離本發明在附隨權利要求中所設定的范圍。
【權利要求】
1.一種鰭部場效晶體管裝置，包含: 半導體襯底，具有鰭部； 柵極電極結構，覆蓋在該鰭部上面； 源極和漏極環狀及/或延伸區域及磊晶生長的源極區域和漏極區域，形成在該鰭部中或該鰭部上，并且鄰近該柵極電極結構而設置；以及 體接觸，設置在該鰭部的接觸表面上，其中，該體接觸與該環狀及/或延伸區域及該磊晶生長的源極區域和漏極區域分離地隔開。
2.如權利要求1所述的裝置，其中，該體接觸包含偏壓該場效晶體管裝置的臨界電壓的摻質濃度。
3.如權利要求1所述的裝置，復包含第一絕緣體層，覆蓋在該半導體襯底上面，且具有小于該鰭部的高度的厚度，其中，該鰭部延伸穿過并且突出超過該第一絕緣體層，以提供暴露的鰭部部分。
4.如權利要求3所述的裝置，其中，該源極和漏極環狀及/或延伸區域、該磊晶生長的源極區域和漏極區域、及該體接觸是形成在該暴露的鰭部部分中或該暴露的鰭部部分上。
5.如權利要求4所述的裝置，其中，該體接觸包含只形成在該暴露的鰭部部分上的磊晶生長的半導體材料。
6.如權利要求1所 述的裝置，復包含接觸絕緣層，設置在該鰭部上方、該體接觸與該環狀及/或延伸區域之間。
7.如權利要求6所述的裝置，復包含接觸覆蓋層，設置在該體接觸和該接觸絕緣層上方。
8.如權利要求1所述的裝置，其中，該鰭部摻雜有選自P-型摻質和N-型摻質的摻質。
9.如權利要求8所述的裝置，其中，該體接觸與該鰭部摻雜有相同類型的摻質。
10.如權利要求1所述的裝置，其中，該體接觸未摻雜，并且包含選自N-型或P-型半導體的半導體材料。
11.一種鰭部場效晶體管裝置，包含: 半導體襯底，具有鰭部； 第一絕緣體層，覆蓋在該半導體襯底上面，并且具有小于該鰭部的高度的厚度，其中，該鰭部延伸穿過并且突出超過該第一絕緣體層，以提供暴露的鰭部部分； 柵極電極結構，覆蓋在該暴露的鰭部部分上面，并且藉由柵極絕緣層而與該鰭部電性絕緣； 源極和漏極環狀及/或延伸區域及磊晶生長的源極區域和漏極區域，形成在該暴露的鰭部部分中，并且鄰近該柵極電極結構而設置； 體接觸，設置在該暴露的鰭部部分的接觸表面上，其中，該體接觸與該磊晶生長的源極區域和漏極區域分離地隔開，并且其中，該體接觸包含偏壓該場效晶體管的臨界電壓的摻質濃度； 接觸絕緣層，設置在該暴露的鰭部部分上方，該體接觸與該環狀及/或延伸區域之間；以及 接觸覆蓋層，設置在該體接觸及該接觸絕緣層上方。
12.—種形成鰭部場效晶體管裝置的方法，該方法包含:提供具有鰭部的半導體襯底； 形成覆蓋在該鰭部上面的柵極電極結構； 在一部分該鰭部上方及該柵極電極結構上方圖案化布植掩膜掩膜層，以暴露該鰭部與該柵極電極結構鄰近的源極/漏極部分，源極和漏極區域將形成在該源極/漏極部分內； 將離子布植至該鰭部的該暴露的源極/漏極部分內，以形成鄰近該柵極電極結構的源極和漏極環狀及/或延伸區域； 選擇性移除該布植掩膜層； 在選擇性移除該布植掩膜層后，在該鰭部上方形成接觸絕緣層； 在該接觸絕緣層上方圖案化接觸圖案層，以暴露該接觸絕緣層的接觸部分； 選擇性蝕刻該接觸絕緣層的該接觸部分，以暴露該鰭部的接觸表面； 在該鰭部的該接觸表面上形成該體接觸，其中，該體接觸與該環狀及/或延伸區域分離地隔開；以及 在該源極和漏極環狀及/或延伸區域上方磊晶地生長源極區域和漏極區域。
13.如權利要求12所述的方法，其中，形成該體接觸包含形成具有摻質濃度的該體接觸，該摻質濃度偏壓該鰭部場效晶體管裝置的臨界電壓。
14.如權利要求12所述的方法，其中，提供該半導體襯底包含提供第一絕緣體層給該半導體襯底，該第一絕緣體層覆蓋在該半導體襯底上面并具有小于該鰭部的高度的厚度，其中，該鰭部延伸穿過并且突出超過該第一絕緣體層，以提供暴露的鰭部部分，并且其中，該柵極電極結構覆蓋在該暴露的鰭部部分上面并且藉由柵極絕緣層而與該鰭部電性絕緣。
15.如權利要求14所述的方法，其中，形成該體接觸包含在該暴露的鰭部部分的該表面上磊晶生長半導體材料。
16.如權利要求12所述的方法，復包含在形成該體接觸后，暴露該源極和漏極環狀及/或延伸區域的表面。
17.如權利要求16所述的方法，其中，磊晶生長該源極區域和該漏極區域包含在暴露該源極和漏極環狀及/或延伸區域的該表面后，只在該源極和漏極環狀及/或延伸區域上方磊晶生長該源極區域和該漏極區域。
18.如權利要求17所述的方法，復包含在磊晶生長該源極和該漏極區域前，在該體接觸和該接觸絕緣層上方形成接觸覆蓋層。
19.如權利要求12所述的方法，其中，在該鰭部的該部分上方及該柵極電極結構上方圖案化該布植掩膜層包含以該布植掩膜層設置在該鰭部中該體接觸所形成的部分上方并且遮蔽該部分，而圖案化該布植掩膜層。
20.如權利要求12所述的方法，其中，圖案化該接觸圖案層包含圖案化該接觸圖案層，以覆蓋該鰭部的部分，其中，該環狀及/或延伸區域是形成在該部分內，并且還覆蓋該鰭部鄰近該環狀及/或延伸區域的部分。
【文檔編號】H01L29/06GK104051538SQ201410095458
【公開日】2014年9月17日 申請日期:2014年3月14日 優先權日:2013年3月15日
【發明者】Y·劉, M·哈格羅夫, C·格魯斯費爾德 申請人:格羅方德半導體公司