在半導體器件中制造自對準接觸件的方法與流程

本發明涉及一種用于制造半導體器件的方法，并且尤其涉及用于自對準源極/漏極(S/D)接觸件的結構及制造方法。

背景技術：

隨著半導體器件的尺寸的減小，例如，自對準接觸件(SAC)廣泛地用于制造更靠近場效應晶體管(FET)中的柵極結構布置的源極/漏極接觸件。通常，通過圖案化層間介電(ILD)層來制造SAC，在該層間介電層下面，接觸蝕刻停止層(CESL)形成在具有側壁間隔件的柵極結構上方。ILD層的最初的蝕刻停止在CESL處，并且然后，蝕刻CESL以形成SAC。隨著器件密度增加(即，半導體器件的尺寸減小)，側壁間隔件的厚度變得更薄，這可能導致S/D接觸件與柵電極之間的短路。因此，需要在S/D接觸件與柵電極之間提供提高的電隔離的SAC結構及制造工藝。

技術實現要素：

本發明的實施例提供了一種半導體器件，包括：柵極結構，設置在襯底上方；以及側壁間隔件，設置在所述柵極結構的兩側壁上，其中：所述側壁間隔件包括至少四個間隔件層，包括從所述柵極結構順序堆疊的第一間隔件層至第四間隔件層。

本發明的實施例還提供了一種制造半導體器件的方法，所述方法包括：在襯底上方形成柵極結構；在所述柵極結構的側壁上形成第一側壁間隔件層；在所述第一側壁間隔件層上形成作為第二側壁間隔件層的氧化物層；在所述第二側壁間隔件層上形成第三側壁間隔件層；以及在所述第三側壁間隔件層和所述襯底上形成接觸蝕刻停止層。

本發明的實施例還提供了一種制造半導體器件的方法，所述方法包括：在襯底上方形成用于n溝道晶體管的第一偽柵極結構，所述第一偽柵極結構上設置有掩模層；在所述第一偽柵極結構上方形成第一絕緣層；注入第一離子穿過用于所述n溝道晶體管的第一絕緣層；在所述第一絕緣層上方形成第二絕緣層；在所述第二絕緣層上方形成第三絕緣層；蝕刻所述第一絕緣層至第三絕緣層，從而在所述第一偽柵極結構的側壁上形成第一n-側壁間隔件層；在所述第一n-側壁間隔件層的側部上的襯底中形成第一源極/漏極結構；在形成所述第一源極/漏極結構之后，從所述第一n-側壁間隔件層去除所述第三絕緣層；在所述第一n-側壁間隔件層上形成作為第二側壁間隔件層的氧化物層；在所述第二側壁間隔件層上形成第三n-側壁間隔件層；以及在所述第三n-側壁間隔件層和所述襯底上形成接觸蝕刻停止層。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明的各個方面。應該強調的是，根據工業中的標準實踐，各種部件沒有被按比例繪制并且僅僅用于說明的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。

圖1A示出了根據本發明的一個實施例的在形成偽柵極結構之后的Fin FET的示例性透視圖，并且圖1B示出了在形成偽柵極結構之后的平面型FET的示例性透視圖。

圖2A至圖11B示出了根據本發明的一個實施例的說明半導體器件的連續的制造工藝的示例性截面圖。

圖12A和圖12B示出了根據本發明的一個實施例的S/D接觸孔部分的放大的截面圖。

具體實施方式

應當理解，以下公開內容提供了許多不同實施例或實例，用于實現本發明的不同特征。以下將描述組件和布置的特定實施例或實例以簡化本發明。當然，這些僅是實例并且不旨在限制本發明。例如，元件的尺寸不限制于公開的范圍或數值，但是可以取決于工藝條件和/或期望的器件性能。此外，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，也可以包括插在第一部件和第二部件之間形成的附加部件使得第一部件和第二部件不直接接觸的實施例。為了簡化和清楚，可以以不同的尺寸任意地繪制各個部件。

此外，為了便于描述，本文中可以使用諸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空間關系術語以描述如圖所示的一個元件或部件與另一元件或部件的關系。除圖中所示的方位之外，空間關系術語意欲包括使用或操作過程中的器件的不同的方位。裝置可以以其它方式定位(旋轉90度或在其他方位)，并且在本文中使用的空間關系描述符可同樣地作相應地解釋。另外，術語“由...制成”可以意為“包括”或者“由...組成”。

圖1A示出了在鰭結構上方形成柵極結構GATE之后的示例性結構。實施柵極結構的一種工藝稱為“后柵極”或“替換柵極”方法。在這種工藝中，最初形成使用多晶硅的偽柵極結構，執行與半導體器件相關的各種工藝，以及隨后去除偽柵極并且利用金屬柵極來替換。在該實施例中，Fin FET器件包括n型Fin FET 11和p型Fin FET 12。

首先，在襯底SUB上方制造鰭結構FIN。鰭結構FIN形成在襯底SUB上方并且從隔離絕緣層STI突出。根據一個實施例，為了制造鰭結構FIN，在襯底上方形成掩模層。例如，通過熱氧化工藝和/或化學汽相沉積(CVD)工藝形成掩模層。例如，襯底是雜質濃度在從大約1×10¹⁵cm^-3至大約1×10¹⁸cm^-3的范圍內的p型硅襯底。在其他的實施例中，襯底是雜質濃度在從大約1×10¹⁵cm^-3至大約1×10¹⁸cm^-3的范圍內的n型硅襯底。例如，在一些實施例中，掩模層包括襯墊氧化物(如，二氧化硅)層和氮化硅掩模層。

可選地，襯底可以包括：其他元素半導體，諸如鍺；化合物半導體，包括諸如SiC和SiGe的IV-IV族化合物半導體、諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半導體；或它們的組合。在一個實施例中，襯底是SOI(絕緣體上硅)襯底的硅層。當使用SOI襯底時，鰭結構可以從SOI襯底的硅層突出或可以從SOI襯底的絕緣層突出。在后者的情況下，SOI襯底的硅層用于形成鰭結構。襯底可以包括已適當地摻雜雜質(如，p型或n型導電性)的各種區域。

可以通過使用熱氧化或CVD工藝形成襯墊氧化物層。可以通過物理汽相沉積(PVD)(諸如濺射方法)、CVD、等離子體增強的化學汽相沉積(PECVD)、常壓化學汽相沉積(APCVD)、低壓CVD(LPCVD)、高密度等離子體CVD(HDPCVD)、原子層沉積(ALD)和/或其他工藝形成氮化硅掩模層。

在一些實施例中，襯墊氧化物層的厚度在從大約2nm至大約15nm的范圍內，并且氮化硅掩模層的厚度在從大約2nm至大約50nm的范圍內。還在掩模層上方形成掩模圖案。例如，掩模圖案是通過光刻操作形成的抗蝕劑圖案。通過將掩模圖案用作蝕刻掩模，形成襯墊氧化物層和氮化硅掩模層的硬掩模圖案。在一些實施例中，硬掩模圖案的寬度在從大約4nm至大約40nm的范圍內。在特定的實施例中，硬掩模圖案的寬度在從大約4nm至大約12nm的范圍內。

通過將硬掩模圖案用作蝕刻掩模，通過使用干蝕刻方法和/或濕蝕刻方法的溝槽蝕刻將襯底圖案化成鰭結構FIN。鰭結構的高度(Z方向)在從大約20nm至大約100nm的范圍內。在特定的實施例中，該高度在從大約30nm至大約60nm的范圍內。當鰭結構的高度不均勻時，可以從對應于鰭結構的平均高度的平面測量距離襯底的高度。在一些實施例中，鰭結構20的寬度在從大約5nm至大約40nm的范圍內，并且在特定的實施例中，該寬度在從大約7nm至大約15nm的范圍內。

如圖1A所示，在Y方向上延伸的一個鰭結構FIN設置在襯底SUB上方，在該實施例中，設置一個鰭結構以用于n型FET，并且設置一個鰭結構以用于p型FET。然而，鰭結構的數量不限于一個。可以有布置在X方向上的兩個、三個、四個或五個或更多的鰭結構。另外，可以鄰近鰭結構的兩側設置一個或多個偽鰭結構以在圖案化工藝中提高圖案保真度。在一些實施例中，當設置多個鰭結構時，鰭結構之間的間隔在從大約8nm至大約80nm的范圍內，并且在其他的實施例中，該間隔在從大約7nm至大約15nm的范圍內。然而，本領域的技術人員將理解，通篇說明書中所列的尺寸和值僅是實例，并且可以改變以適合于不同規模的集成電路。

在形成鰭結構FIN之后，隔離絕緣層STI形成在鰭結構上方。隔離絕緣層STI包括通過LPCVD(低壓化學汽相沉積)、等離子體CVD或可流動CVD形成的一層或多層絕緣材料，諸如氧化硅、氮氧化硅或氮化硅。在可流動CVD中，沉積可流動介電材料，而不是氧化硅。正如它們的名字所表明的，可流動介電材料在沉積期間可以“流動”以填充具有高縱橫比的間隙或空間。通常，將各種化學物質加入至含硅前體以允許沉積的膜流動。在一些實施例中，添加氮氫鍵合物。可流動介電前體的實例，特別地可流動氧化硅前體的實例包括硅酸鹽、硅氧烷、甲基倍半硅氧烷(MSQ)、氫倍半硅氧烷(HSQ)、MSQ/HSQ、全氫硅氮烷(TCPS)、全氫聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺，諸如三甲硅烷基胺(TSA)。在多操作工藝中形成這些可流動氧化硅材料。在沉積可流動膜之后，對可流動膜進行固化并且然后退火以去除非期望的元素以形成氧化硅。當去除非期望的元素時，可流動膜變得致密和收縮。在一些實施例中，進行多個退火工藝。可流動膜不止一次地退火并且固化。可流動膜可以摻雜有硼和/或磷。隔離絕緣層可以由以下材料的一層或多層形成：SOG、SiO、SiON、SiOCN和/或摻雜氟的硅酸鹽玻璃(FSG)。

在鰭結構上方形成隔離絕緣層之后，執行平坦化操作以去除隔離絕緣層的一部分并且去除掩模層(襯墊氧化物層和氮化硅掩模層)。平坦化操作可以包括化學機械拋光(CMP)和/或回蝕刻工藝。然后，還去除(開槽)隔離絕緣層，從而暴露鰭結構的上層。

偽柵極結構GATE形成在暴露的鰭結構FIN上方。在隔離絕緣層和暴露的鰭結構上方形成介電層和多晶硅層，并且然后執行圖案化操作以獲得包括由多晶硅制成的偽柵電極層和偽柵極介電層的偽柵極結構GATE。在一些實施例中，通過使用包括在氧化硅層上方形成的氮化硅層的硬掩模來執行多晶硅層的圖案化。在其他的實施例中，硬掩模包括在氮化硅層上方形成的氧化硅層。偽柵極介電層是通過CVD、PVD、ALD、電子束蒸發或其他合適的工藝形成的氧化硅。在一些實施例中，柵極介電層包括以下材料的一層或多層：氧化硅、氮化硅、氮氧化硅或高k電介質。在一些實施例中，柵極介電層的厚度在從大約5nm至大約20nm的范圍內，并且在其他的實施例中，該厚度在從大約5nm至大約10nm的范圍內。

在一些存在的實施例中，偽柵電極層GATE的寬度在大約5nm至大約40nm的范圍內。在一些實施例中，柵電極層的厚度在從大約5nm至大約200nm的范圍內，并且在其他的實施例中，該厚度在從大約5nm至大約100nm的范圍內。

如果使用圖1B中所示的平面型FET來代替Fin FET，那么偽介電層和偽多晶硅層形成在襯底SUB上方，并且然后執行使用硬掩模層的圖案化操作以獲得偽柵極結構GATE。

圖2A至圖11B示出了根據本發明的一個實施例的說明半導體器件的連續的制造工藝的示例性截面圖。應當理解，可以在圖2A至圖11B示出的工藝之前、期間和之后提供附加的操作，并且對于該方法的附加的實施例，下文描述的一些操作可以被替換或消除。操作/工藝的順序可以互換。盡管圖2A至圖11B示出了圖1A所示的Fin FET的連續的制造工藝，但是該制造工藝可以應用于圖1B所示的平面型FET。在這種情況下，以下描述中的“鰭結構”可以當做“襯底”。

在形成柵極結構GATE之后，第一絕緣層10形成在偽柵極結構和鰭結構上方。圖2A示出了沿著圖1A的線A-A'的n型FET 11的n溝道區域和p型FET 12的p溝道區域的示例性截面圖。

如圖2A所示，n型FET 11的偽柵極包括偽柵極介電層20A、偽柵電極30A以及包括第一掩模層40A和第二掩模層50A的硬掩模。類似地，p型FET 12的偽柵極包括偽柵極介電層20B、偽柵電極30B以及包括第一掩模層40B和第二掩模層50B的硬掩模。在一些實施例中，偽柵極介電層20A、20B包括一層或多層介電材料，諸如氧化硅、氮化硅、氮氧化硅。在該實施例中，偽柵極介電層20A、20B由氧化硅制成。偽柵電極層30A、30B由諸如多晶硅和非晶硅的合適的材料制成。在該實施例中，偽柵電極層30A、30B由多晶硅制成。在一些實施例中，例如，第一硬掩模層40A、40B由氮化硅制成，并且例如，第二硬掩模層50A、50B由氧化硅制成。

鰭結構(溝道區域)上面的偽柵電極30A、30B的厚度在從大約100nm至大約150nm的范圍內。掩模層的厚度(第一和第二掩模層的和)在從大約50nm至大約100nm的范圍內。

第一絕緣層10包括一層或多層介電材料，諸如氧化硅、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)和SiOCN。在一些實施例中，第一絕緣層10由氮化硅基化合物制成。在該實施例中，使用SiCN。第一絕緣層10的厚度在從大約3nm至大約5nm的范圍內。可以通過CVD或ALD制成第一絕緣層。

在一個實施例中，ALD方法包括引入用于硅源的前體材料的步驟，該前體材料包括(但不限于)乙硅烷(DIS)、二氯甲硅烷(DCS)、六氯乙硅烷(HCD)或硅烷。然后，引入包括碳氫化合物(C_xH_y)氣體的碳源氣體(諸如，但不限于乙烯(C₂H₄))和氮源氣體(諸如，但不限于氨(NH₃))，從而形成單層SiCN。通過重復上述操作，可以獲得具有期望的厚度的SiCN層。

接下來，如圖2B所示，p溝道區域由光刻膠層70B覆蓋，并且對n溝道層執行用于輕摻雜漏極(LDD)的離子注入NLDD。用于NLDD的摻雜劑是磷和/或砷，并且劑量在從大約1×10¹⁴cm^-2至大約1×10¹⁵cm^-2的范圍內。通過使襯底相對于離子束方向傾斜來執行離子注入，并且可以通過使襯底旋轉90°、180°和270°來重復執行。在離子注入之后，例如，通過等離子體灰化工藝來去除光刻膠層70B。

在去除光刻膠層70B之后，執行后退火過程以再結晶由離子注入導致的非結晶區域并且活化注入的雜質。退火操作可以是在從大約900℃至大約1000℃的范圍內的溫度下持續大約1毫秒至大約5秒的快速熱退火(RTA)工藝。退火操作包括在從大約200℃至大約700℃的溫度下持續大約50秒至大約300秒的預加熱步驟。在本實施例中，在大約500℃至600℃的溫度下執行預加熱步驟并且持續大約180秒。并且，在一些實施例中，在大于大約1000℃的溫度下執行RTA工藝并且持續1.5秒以上。在一些實施例中，退火操作是使用高達1400℃的溫度并且持續數毫秒或以下(例如，持續大約0.8毫秒至大約100毫秒)的毫秒熱退火(MSA)工藝。可以在用于p溝道區域的LDD注入完成之后執行退火操作。

如圖2C所示，n溝道區域由光刻膠層70A覆蓋，并且對p溝道層執行用于LDD的離子注入PLDD。用于PLDD的摻雜劑是硼(BF²⁺)，并且劑量在從大約1×10¹⁴cm^-2至大約3×10¹⁵cm^-2的范圍內。通過使襯底相對于離子束方向傾斜來執行離子注入，并且可以通過使襯底旋轉90°、180°和270°來重復執行。在離子注入之后，例如，通過等離子體灰化工藝來去除光刻膠層70A，并且然后，可以執行退火操作。NLDD離子注入和PLDD離子注入的順序可以互換。

如圖3A所示，在LDD注入之后，第二絕緣層80形成在第一絕緣層10上方，并且第三絕緣層90形成在第二絕緣層80上方。第三絕緣層90保護p溝道區域免于隨后對n溝道區域執行的制造工藝。第二和第三絕緣層由介電材料形成，諸如氧化硅、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)和SiOCN。在一些實施例中，第二絕緣層80由SiCN制成，并且第三絕緣層90由SiN制成。在一些實施例中，第二絕緣層80的厚度在從大約3nm至大約5nm的范圍內，并且第三絕緣層90的厚度在從大約3nm至大約10nm的范圍內。可以通過CVD或ALD形成第二和第三絕緣層。

然后，如圖3B所示，p溝道區域由光刻膠層75B覆蓋，并且對n溝道區域中的堆疊的絕緣層執行各向異性蝕刻，從而在偽柵極結構的兩側表面上形成側壁間隔件。在該階段中，n溝道區域中的側壁間隔件由第一絕緣層10A、第二絕緣層80A和第三絕緣層90A構成。

如圖3B所示，在形成用于n溝道區域的側壁間隔件之后，向下開槽n溝道區域中的鰭結構NFIN至隔離絕緣層STI的上表面下面，以形成凹部100。然后，如圖3C所示，去除光刻膠層75B。

如圖4A所示，用于源極/漏極的應變材料外延形成在凹部100中。通過使用具有與鰭結構的溝道區域的晶格常數不同的晶格常數的應變材料110，將適當的應力施加至溝道區域以增加溝道區域中的載流子遷移率。對于n型FET，當溝道區域由Si制成時，使用包括P的硅化合物(SiP)和/或包括C的硅化合物(SiC)。在該實施例中，SiP外延形成在凹部110中。

如圖4B所示，在形成應變材料110之后，通過使用適當的蝕刻操作，去除n溝道區域的側壁間隔件中的第三絕緣層90A和p溝道區域中的90。當第三絕緣層由SiN制成時，使用采用H₃PO₄的濕蝕刻。

如圖4C所示，第四絕緣層120形成在n溝道區域和p溝道區域上方。第四絕緣層120保護n溝道區域免于隨后對p溝道區域執行的制造工藝。第四絕緣層由介電材料形成，諸如氧化硅、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)和SiOCN。在一些實施例中，第四絕緣層120由SiN制成。在一些實施例中，第四絕緣層120的厚度在從大約3nm至大約10nm的范圍內。可以通過CVD或ALD形成第四絕緣層。

如圖5A所示，在n溝道區域由光刻膠層75A覆蓋之后，對p溝道區域中的堆疊的絕緣層執行各向異性蝕刻，從而在p溝道區域的偽柵極結構的兩側上形成具有第四絕緣層的側壁間隔件。在該階段中，p溝道區域中的側壁間隔件由第一絕緣層10B、第二絕緣層80B和第四絕緣層120B構成。

如圖5B所示，在形成用于p溝道區域的側壁間隔件之后，向下開槽p溝道區域中的鰭結構PFIN至隔離絕緣層STI的上表面下面，以形成凹部105。然后，如圖5C所示，去除光刻膠層75A。

如圖5C所示，用于源極/漏極的應變材料外延形成在凹部105中。通過使用具有與鰭結構的溝道區域的晶格常數不同的晶格常數的應變材料130，將適當的應力施加至溝道區域以增加溝道區域中的載流子遷移率。對于p型FET，當溝道區域由Si制成時，使用包括鍺的硅化合物(SiGe)或Ge。在該實施例中，SiGe外延形成在凹部105中。

如圖6A所示，在形成應變材料130之后，通過使用適當的蝕刻操作，去除p溝道區域的側壁間隔件中的第四絕緣層120B和n溝道區域中的120。當第四絕緣層由SiN制成時，使用采用H₃PO₄的濕蝕刻。在該階段中，偽柵電極(30A或30B)的上表面的高度處的側壁間隔件的寬度W1在從大約5nm至大約10nm的范圍內。

然后，如圖6B所示，有機材料層140形成在圖6A中所示的所得到的結構上方。有機層140包括光刻膠或抗反射涂覆材料。形成有機層140，從而使得偽柵極結構完全嵌入有機層140。

如圖6C所示，例如，通過使用回蝕刻操作，減小形成的有機層140的厚度。通過調整蝕刻時間，可以獲得具有期望的厚度的有機層140。在一個實施例中，有機層140的厚度減小至與偽柵電極層30A和30B的上表面的高度基本相同的水平。

接下來，通過使用回蝕刻工藝，去除第一掩模層40A、40B和第二掩模層50A、50B。例如，然后通過使用O₂等離子體的灰化操作，去除有機材料層140。

通過去除掩模層和有機材料層的操作，還去除n溝道區域的側壁間隔件10A、80A的上部和p溝道區域的側壁10B、80B的上部。圖7A示出了得到的結構。在圖7A中，此后，為了簡化，通過一層側壁間隔件81A和81B來分別示出側壁結構10A、80A和10B、80B。

如圖7A所示，在去除掩模層的操作期間，側壁81A和81B的表面以及偽柵電極30A和30B的上表面被氧化以形成氧化物層11A和11B(位于側壁上)、31A和31B(位于偽柵電極上)以及111和131(位于S/D中的應變材料上)。被氧化的層11A和11B由二氧化硅或含碳和/或氮的二氧化硅(統稱為氧化硅基材料)制成。

然后，如圖7B所示，通過沉積第五絕緣層并且各向異性蝕刻所沉積的第五絕緣層來形成側壁間隔件95A和95B。

在從大約450℃至大約550℃的溫度范圍內通過ALD方法來形成第五絕緣層。在蝕刻操作中，使用利用包括CH₄、CHF₃、O₂、HBr、He、Cl₂、NF₃和/或N₂的工藝氣體的變壓器耦合等離子體(TCP)以及改變的功率和/或偏壓條件來獲得期望的側壁間隔件結構。蝕刻之后通過濕清洗操作來去除蝕刻操作期間形成的聚合物殘渣。

在一些實施例中，第五絕緣層由SiCN、SiOCN或SiN制成。所沉積的第五絕緣層的厚度在從大約2nm至大約4nm的范圍內。在一些實施例中，偽柵電極(30A或30B)的上表面的高度處的側壁間隔件95A和95B的寬度W2在從大約8nm至大約14nm的范圍內。

在一些實施例中，如圖7B所示，側壁95A(95B)與氧化物層11A(11B)之間的界面L1A(L1B)位于應變材料層110(130)和鰭結構NFIN(PFIN)的表面之間的界面處。換句話說，調整側壁81A(81B)的厚度和氧化物層11A(11B)的厚度，以調整界面L1A(L1B)的位置。因此，如圖7B所示，側壁95A(95B)的橫向底端位于S/D的應變材料層110(130)上面。通過使用側壁95A和95B，可以提高稍后形成的S/D接觸件與柵電極之間的電隔離。

如圖7C所示，在形成側壁95A和95B之后，在圖7B所得到的結構上方形成接觸蝕刻停止層(CESL)145。CESL 145包括一層或多層氮化硅基化合物，諸如SiN、SiON、SiCN或SiOCN。在該實施例中，SiN用作CESL 145。CESL 145的厚度在從大約3nm至大約5nm的范圍內。可以通過CVD或ALD制成CESL 145。

在形成CESL 145之后，在圖7C所得到的結構上方形成層間介電(ILD)層150。如圖8A所示，形成ILD層150，從而使得具有側壁間隔件的偽柵極結構完全嵌入ILD層150。

可以通過CVD、HDPCVD、可流動CVD、旋涂沉積、PVD或濺射或其他合適的方法形成ILD層150。ILD層150包括氧化硅、氮氧化硅、低k材料和/或其他合適的電介質。如圖8B所示，共形沉積ILD層150，并且然后通過CMP工藝進行平坦化。偽柵極結構用作CMP工藝的平坦化停止部。換句話說，如圖8B所示，CMP工藝停止在偽柵極結構的暴露的頂面處。

如圖8C所示，去除偽柵電極30A、30B和偽柵極介電層20A、20B，從而提供分別位于n溝道區域中的間隔件元件81A之間和p溝道區域中的間隔件元件81B之間的開口155A和155B。例如，通過諸如氨水和/或其他合適的蝕刻劑的蝕刻溶液來去除偽柵電極30A和30B。在可選的實施例中，通過合適的干蝕刻工藝去除偽柵電極30A和30B。示例性蝕刻劑包括氯基蝕刻劑。在一些實施例中，使用蝕刻工藝(濕蝕刻、干蝕刻、等離子體蝕刻等)去除偽柵極介電層20A和20B。偽柵極介電層20A和20B的去除暴露鰭結構中的溝道層的頂面。

如圖9A所示，金屬柵極結構形成在由偽柵極結構的去除而提供的開口155A、155B中。用于n型FET的柵極結構包括柵極介電層161A和金屬柵極層170A，并且用于p型FET的柵極結構包括柵極介電層161B和金屬柵極層170B。

在一些實施例中，柵極介電層161A和161B包括一層或多層金屬氧化物，諸如高k金屬氧化物。用于高k電介質的金屬氧化物的實例包括以下材料的氧化物：Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu，和/或它們混合物。在該實施例中，使用氧化鉿(HfO₂)。可以通過ALD、CVD、PVD和/或其他合適的方法形成柵極介電層161A和161B。

金屬柵極層170A和170B包括以下材料的一層或多層：Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi、具有與襯底材料兼容的功函數的其他導電材料或它們的組合。可以通過CVD、PVD、鍍敷和/或其他合適的工藝形成金屬柵極層170A和170B。在柵極結構的形成期間可以執行一個或多個CMP工藝。可以采用鑲嵌工藝來制造柵極結構。

在一些實施例中，一個或多個功函數調整層(未示出)插在柵極介電層161A、161B與金屬柵極層170A、170B之間。功函數調整層由諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單層或者這些材料的兩種或者以上的多層的導電材料制成。對于n溝道FET，TaN、TiAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一種或多種用作功函數調整層，而對于p溝道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一種或多種用作功函數調整層。

接下來，如圖9B所示，回蝕刻金屬柵極層170A和170B至特定的深度以部分地去除金屬柵極層，以形成掩埋柵電極171A和171B。沉積第六絕緣層180以填充由部分地去除金屬柵極層170A和170B而提供的凹部。第六絕緣層可以包括一層或多層氮化硅基化合物，諸如SiN、SiON、SiCN或SiOCN。在該實施例中，SiN用作第六絕緣層180。可以通過PVD、CVD、PECVD、APCVD、LPCVD、HDPCVD、ALD和/或其他工藝來形成第六絕緣層180。如圖9C所示，通過應用諸如CMP工藝的平坦化操作，去除形成在ILD層150上的第六絕緣層180，從而使覆蓋層181A和181B留在掩埋金屬柵電極171A和171B上。

然后，通過使用光刻操作，圖案化抗蝕劑層以形成位于n溝道FET和p溝道FET的S/D區域上面的接觸孔圖案。如圖10A和圖10B所示，通過使用圖案化的抗蝕劑掩模，蝕刻ILD層150以形成S/D接觸孔157A和157B。在一個實施例中，優選地，在使用諸如C₄F₈和CH₃F的蝕刻氣體的HDP中進行蝕刻以獲得對于SiN層的高選擇性。如圖10A所示，由氧化硅或氧化物基絕緣材料制成的ILD層150的蝕刻停止在由SiN或氮化物基絕緣材料制成的CESL 145A、145B處。因此，即使由于光刻操作中的未對準而使接觸孔抗蝕劑圖案橫向偏向柵電極，ILD層的蝕刻也不會去除柵極結構的側壁上的CESL并且接觸孔不會接觸柵電極。因此，通過自對準至S/D區域形成接觸孔(即，形成SAC)。此外，由于形成附加的側壁層95A和95B，所以還可以提高稍后形成的S/D接觸件與柵電極之間的電隔離。

如圖10B所示，在蝕刻停止在CESL處之后，執行附加的蝕刻操作以去除接觸孔157A和157B的底部中的CESL。在一些實施例中，在CESL蝕刻期間或之后，也可以去除形成在S/D區域的應變材料上的氧化物層111和131。

如圖10C所示，在分別暴露n型FET和p型FET的S/D區域的應變材料110和130的表面之后，形成用于n型FET的S/D區域的金屬化層115和用于p型FET的S/D區域的金屬化層135。金屬化層包括一層或多層硅化物層，諸如TiSi、TaSi、WSi、NiSi、CoSi或其他合適的過渡金屬硅化物。用于n型FET的硅化物層115可以與用于p型FET的硅化物層135相同或不同。

圖11A和圖11B示出了S/D接觸件形成工藝。例如，可以通過CVD、PVD、鍍敷和/或其他合適的工藝在接觸孔157A和157B的側面上形成由Ti或Ti-W制成的粘合層220A和200B。然后，例如，通過濺射或蒸發工藝在粘合層200A、200B上方沉積由TiN制成的阻擋層210A和210B。用于n型FET的粘合層200A和/或阻擋層210A可以分別與用于p型FET的粘合層200B和/或阻擋層210B相同或不同。

接下來，如圖11A所示，通過CVD沉積鎢(W)層190。如圖11B所示，通過執行CMP操作以去除沉積在ILD層150上的W層190，可以獲得具有W插塞結構190A、190B的S/D接觸件。

圖12A和圖12B示出了S/D接觸孔部分的放大的截面圖。例如，圖12A和圖12B分別對應于圖9C和圖11B的n溝道區域。然而，在圖12A和圖12B中，不像圖9C和圖11B，布置用于兩個n溝道FET的兩個柵極結構，即，第一和第二柵極結構。第一柵極結構包括高k柵極介電層161A、金屬柵電極層171A、覆蓋層181A和包括81A、11A和95A的側壁間隔件以及CESL 145A，而第二柵極結構包括高k柵極介電層161A'、金屬柵電極層171A'、覆蓋層181A'和包括81A'、11A'和95A'的側壁間隔件以及CESL 145A。同時制造第一和第二柵極結構，并且材料和配置彼此基本相同。此外，如圖12A所示，用于S/D區域的應變層110設置在第一和第二柵極結構之間。

如圖12A所示，在形成圖9C所示的覆蓋層181A之后的階段中，側壁間隔件81A在金屬柵電極層171A的上表面的高度處具有厚度Wa，該厚度在從大約6nm至大約10nm的范圍內。側壁間隔件95A在金屬柵電極層171A的上表面的高度處具有厚度Wb，該厚度在從大約2nm至大約4nm的范圍內。CESL 145A在金屬柵電極層171A的上表面的高度處具有厚度Wc，該厚度在從大約3nm至大約5nm的范圍內。氧化物層11A在金屬柵電極層171A的上表面的高度處具有的厚度在從大約0.5nm至大約1nm的范圍內。

如圖12B所示，在形成圖11B所示的W插塞之后的階段中，包括81A、11A、95A和145A的側壁間隔件在金屬柵電極層171A的上表面的高度處具有厚度We，該厚度在從大約8nm至大約16nm的范圍內。如圖12B所示，側壁間隔件層包括至少四層：81A、11A、95A和145A。由于側壁間隔件層81A可以具有兩層或多層(如，10A和80A)，所以側壁間隔件層的數量可以為五或以上。如果間隔件層95A和145A由相同的材料制成，并且不可能清楚地區分這兩層，那么側壁間隔件可以具有三層，包括：由氮化硅基材料制成的層81A、由氧化硅基材料制成的層11A和氮化硅基材料，層(95A和145A)。

在側壁間隔件層中，間隔件層95A和CESL 145A的底部位于S/D區域的應變層110上面。此外，側壁間隔件的高度與覆蓋層181A的高度相同或比覆蓋層181A的高度低幾納米，即，側壁間隔件的高度與覆蓋層181A的高度基本相同。

由于層95A設置在氧化物層11A與CESL 145A之間，所以可以增大側壁間隔件的總厚度并且可以提高S/D接觸件(W插塞)與柵電極之間的電隔離。

應該理解，圖11B所示的器件還經受CMOS工藝以形成諸如互連金屬層、介電層、鈍化層等的各種部件。

本文中描述的各個實施例或實例提供了優于現有技術的若干優勢。例如，通過引入附加的側壁間隔件(如，95A、95B)，例如，由于表面張力和毛細效應，所以對于間隔件介電區域，有可能提高對蝕刻溶液(如，稀釋的HF和/或氨水)的免疫力。還可能提高柵電極與S/D接觸件(W插塞)之間的電隔離，并且還可以提高器件在熱載流子退化下的使用壽命。

應當理解的是，不是所有的優勢必須在本文中論述，沒有特定的優勢是所有的實施例或實例所需的，以及其他實施例或實例可以提供不同的優勢。

根據本發明的一個實施例，一種半導體器件包括：柵極結構，設置在襯底上方；和側壁間隔件，設置在柵極結構的兩側壁上。側壁間隔件包括至少四個間隔件層，包括從柵極結構順序堆疊的第一至第四間隔件層。

根據本發明的另一實施例，在制造半導體器件的方法中，在襯底上方形成柵極結構。在柵極結構的側壁上形成第一側壁間隔件層。在第一側壁間隔件層上形成作為第二側壁間隔件層的氧化物層。在第二側壁間隔件層上形成第三側壁間隔件層。在第三側壁間隔件層和襯底上形成接觸蝕刻停止層。

根據本發明的又一實施例，在制造半導體器件的方法中，在襯底上方形成用于n溝道晶體管的第一偽柵極結構，該第一偽柵極結構上設置有掩模層。在第一偽柵極結構上方形成第一絕緣層。注入第一離子穿過用于n溝道晶體管的第一絕緣層。在第一絕緣層上方形成第二絕緣層。在第二絕緣層上方形成第三絕緣層。蝕刻第一至第三絕緣層，從而在第一偽柵極結構的側壁上形成第一n-側壁間隔件層。在第一n-側壁間隔件的側部上的襯底中形成第一源極/漏極結構。在形成第一源極/漏極結構之后，從第一n-側壁間隔件層去除第三絕緣層。在第一n-側壁間隔件層上形成作為第二側壁間隔件層的氧化物層。在第二側壁間隔件層上形成第三n-側壁間隔件層。在第三n-側壁間隔件層和襯底上形成接觸蝕刻停止層。

本發明的實施例提供了一種半導體器件，包括：柵極結構，設置在襯底上方；以及側壁間隔件，設置在所述柵極結構的兩側壁上，其中：所述側壁間隔件包括至少四個間隔件層，包括從所述柵極結構順序堆疊的第一間隔件層至第四間隔件層。

根據本發明的一個實施例，其中：所述第一間隔件層、第三間隔件層和第四間隔件層由氮化硅基材料制成，以及所述第二間隔件層由氧化硅基材料制成。

根據本發明的一個實施例，其中，所述氮化硅基材料包括SiN、SiCN、SiON或SiOCN，并且所述氧化硅基材料包括氧化硅。

根據本發明的一個實施例，其中，所述第一間隔件層由SiCN或SiOCN制成。

根據本發明的一個實施例，其中，所述第四間隔件層由SiN或SiCN制成。

根據本發明的一個實施例，其中，所述第三間隔件層由SiCN或SiN或SiOCN制成。

根據本發明的一個實施例，其中，所述第三間隔件層由與所述第四間隔件層不同的材料或與所述第四間隔件層相同的材料制成。

根據本發明的一個實施例，半導體器件還包括：源極/漏極區域；以及接觸插塞，與所述源極/漏極區域的一部分接觸，其中，所述第四間隔件層與所述接觸插塞接觸。

根據本發明的一個實施例，其中，所述第三間隔件層和所述第四間隔件層的底部位于所述源極/漏極區域上面。

根據本發明的一個實施例，其中，所述柵極結構包括：柵極介電層；柵電極層，設置在所述柵極介電層上方；以及覆蓋層，由設置在所述柵電極上方的絕緣材料制成，其中，所述側壁間隔件的高度與所述覆蓋層的高度相同。

本發明的實施例還提供了一種制造半導體器件的方法，所述方法包括：在襯底上方形成柵極結構；在所述柵極結構的側壁上形成第一側壁間隔件層；在所述第一側壁間隔件層上形成作為第二側壁間隔件層的氧化物層；在所述第二側壁間隔件層上形成第三側壁間隔件層；以及在所述第三側壁間隔件層和所述襯底上形成接觸蝕刻停止層。

根據本發明的一個實施例，其中：所述第一、第三和第四間隔件層由SiN、SiCN、SiON或SiOCN制成。

根據本發明的一個實施例，方法還包括，在形成所述第四側壁間隔件層之后：在具有所述第一間隔件層至第四間隔件層的所述柵極結構上方形成層間介電層；通過使用所述接觸蝕刻停止層作為蝕刻停止層，在所述層間介電層中形成接觸孔；去除所述接觸孔中的接觸蝕刻停止層；以及用導電材料填充所述接觸孔。

根據本發明的一個實施例，其中，通過氧化所述第一側壁間隔件層形成所述氧化物層。

根據本發明的一個實施例，其中：所述柵極結構是偽柵極結構，和所述方法還包括，在形成所述第四側壁間隔件層之后：在具有所述第一間隔件層至第四間隔件層的所述偽柵極結構上方形成層間介電層；去除所述偽柵極結構以形成柵極開口；以及形成金屬柵極結構，所述金屬柵極結構包括設置在所述開口中的高k柵極介電層上方的金屬柵電極層。

根據本發明的一個實施例，方法還包括，在形成所述金屬柵極結構之后：開槽所述金屬柵電極層；以及在所述開槽的柵電極層上方形成覆蓋層。

根據本發明的一個實施例，方法還包括：形成源極/漏極區域，所述源極/漏極區域包括具有與溝道區域不同的晶格常數的應變材料，其中，所述第三間隔件層的底部位于所述源極/漏極區域上面。

根據本發明的一個實施例，其中，形成第一側壁間隔件層包括：形成下層并且在所述下層上方形成上層，其中，在形成下層與在所述下層上方形成上層之間，執行離子注入穿過所述下層。

本發明的實施例還提供了一種制造半導體器件的方法，所述方法包括：在襯底上方形成用于n溝道晶體管的第一偽柵極結構，所述第一偽柵極結構上設置有掩模層；在所述第一偽柵極結構上方形成第一絕緣層；注入第一離子穿過用于所述n溝道晶體管的第一絕緣層；在所述第一絕緣層上方形成第二絕緣層；在所述第二絕緣層上方形成第三絕緣層；蝕刻所述第一絕緣層至第三絕緣層，從而在所述第一偽柵極結構的側壁上形成第一n-側壁間隔件層；在所述第一n-側壁間隔件層的側部上的襯底中形成第一源極/漏極結構；在形成所述第一源極/漏極結構之后，從所述第一n-側壁間隔件層去除所述第三絕緣層；在所述第一n-側壁間隔件層上形成作為第二側壁間隔件層的氧化物層；在所述第二側壁間隔件層上形成第三n-側壁間隔件層；以及在所述第三n-側壁間隔件層和所述襯底上形成接觸蝕刻停止層。

根據本發明的一個實施例，方法還包括：在所述襯底上方形成用于p溝道晶體管的第二偽柵極結構，所述第二偽柵極結構上設置有掩模層；在所述第二偽柵極結構上方形成所述第一絕緣層；注入第二離子穿過用于所述p溝道晶體管的第一絕緣層；在所述第一絕緣層上方形成所述第二絕緣層；在所述第二絕緣層上方形成所述第三絕緣層；在形成所述第三絕緣層之后，去除所述第三絕緣層；在去除所述第三絕緣層之后，在所述第二絕緣層上方形成第四絕緣層；蝕刻所述第一絕緣層、第二絕緣層和第四絕緣層，從而在所述第二偽柵極結構的側壁上形成第一p-側壁間隔件層；在所述第一p-側壁間隔件層的側部上的襯底中形成第二源極/漏極結構；在形成所述第二源極/漏極結構之后，從所述第一p-側壁間隔件層去除所述第四絕緣層；在所述第一p-側壁間隔件層上形成氧化物層；在所述氧化物層上形成第三p-側壁間隔件層；以及在所述第三p-側壁間隔件層和所述襯底上形成接觸蝕刻停止層。

上面論述了若干實施例或實例的部件，使得本領域普通技術人員可以更好地理解本發明的各個方面。本領域普通技術人員應該理解，可以很容易地使用本發明作為基礎來設計或更改其他用于達到與這里所介紹實施例相同的目的和/或實現相同優點的工藝和結構。本領域普通技術人員也應該意識到，這種等效構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，可以進行多種變化、替換以及改變。