芯片內高速差分信號的管腳排布方法與流程

本發明涉及一種封裝設計技術領域，尤其是涉及一種芯片內高速差分信號的管腳排布方法。

背景技術：

隨著微電子技術的飛速發展，大規模集成電路高集成度、高時鐘頻率以及低功耗的發展趨勢，對系統互聯設計提出了嚴峻的挑戰。

隨著信號傳輸速率的不斷提高，芯片封裝結構非理想寄生分布特性將導致衰減、串擾等一系列信號完整性問題，成為制約系統整體性能的主要因素。

針對高速信號傳輸，差分信號傳輸方式相對于單端傳輸方式，具有抑制共模噪聲、提高噪聲余量的顯著優勢。隨著傳輸速率的逐步提高，對高速差分信號在芯片內部的排布提出了更高的要求。如中國專利文獻CN 102859685 A公開了一種用于收發器封裝的互聯圖案，包括信號觸點和接地觸點位于沿互聯封裝諸如BGA封裝的至少一個邊緣的至少兩個平行的直線中，在第一行中，多個接地觸點中的每個位于兩對用于接收差分信號的觸點之間。在第二行中，多個接地觸點中的每個位于兩對用于發送差分信號的觸點之間，第二行中的接地觸點相對于第一行中的接地觸點偏移一列(或一個觸點)。雖然減少了接地觸點的數量相應的提高了性能，但無法相應的減少基板的面積，同時兼顧PCB設計層數要求。

技術實現要素：

本發明的目的在于克服現有技術的缺陷，提供一種芯片內高速差分信號的管腳排布方法，能夠保證信號質量的同時，減少芯片封裝的面積，減少PCB板的層數。

為實現上述目的，本發明提出如下技術方案：一種芯片內高速差分信號的管腳排布方法，其特征在于，包括以下步驟：

一種芯片內高速差分信號的管腳排布方法，包括以下步驟：

S101，將基板分成N行，M列觸點陣列；

S102，將高速差分信號的接收觸點對分組，以及傳輸觸點對分組；

S103，將分組后的接收觸點對，以及分組后的傳輸觸點對沿著基板的橫向依次排列，每組接收觸點對之間設有接地觸點，每組傳輸觸點對之間設有接地觸點，每組接收觸點對中相鄰接收觸點對之間偏移至少一行，每組傳輸觸點對中相鄰傳輸觸點之間偏移至少一行。

優選地，所述將高速差分信號的接收觸點對分組，以及傳輸觸點對分組包括將接收觸點對每三個分組，將傳輸觸點對每三個分組，且所述每組接收觸點對與每組傳輸觸點對偏移兩列排布。

優選地，所述接收觸點對包括正極接收觸點和負極接收觸點，傳輸觸點對包括正極傳輸觸點對和負極傳輸觸點對，每組接收觸點對中的接收觸點對按照正極接收觸點、負極接收觸點依次排列于同行觸點上，每組傳輸觸點對中的傳輸觸點對按照負極傳輸觸點、正極傳輸觸點依次排列于同行觸點上。

優選地，所述基板的邊緣觸點上設有一接收觸點對，以及一傳輸觸點對。

優選地，所述將高速差分信號的接收觸點對分組，以及傳輸觸點對分組包括將接收觸點對每兩個分組，將傳輸觸點對每兩個分組。

優選地，所述將高速差分信號的接收觸點對分組，以及傳輸觸點對分組包括將接收觸點對每四個分組，將傳輸觸點對每四個分組。

優選地，所述每組接收觸點對與所述每組傳輸觸點對同列排布，所述接收觸點對和與所述接收觸點對相配合的傳輸觸點對同列排布，且所述每組接收觸點對之間設有一列接地觸點，每組傳輸觸點之間設有一列接地觸點，每組接收觸點對與每組傳輸觸點對之間設有一行接地觸點。

優選地，所述接收觸點對包括正極接收觸點和負極接收觸點，傳輸觸點對包括正極傳輸觸點對和負極傳輸觸點對，每組接收觸點對中的接收觸點對按照正極接收觸點、負極接收觸點依次排列于同行觸點上，每組傳輸觸點對中的傳輸觸點對按照正極傳輸觸點、負極接收觸點依次排列與同行觸點上。

優選地，所述將高速差分信號的接收觸點對分組，以及傳輸觸點對分組包括將接收觸點對每三個分組，將傳輸觸點對每兩個分組。

優選地，所述每組傳輸觸點對中相鄰傳輸觸點對之間偏移兩行。

本發明的有益效果是：

本發明所述的芯片內高速差分信號的管腳排布方法能夠在保證信號質量的同時，減少芯片封裝的面積，減少PCB板的層數，降低芯片開發成本，及PCB板設計成本。

附圖說明

圖1是本發明的芯片內高速差分信號的管腳排布方法一示意圖；

圖2是本發明的芯片內高速差分信號的管腳排布方式一示意圖；

圖3是本發明的芯片內高速差分信號的管腳排布方式二示意圖；

圖4是本發明的芯片內高速差分信號的管腳排布方式三示意圖；

圖5是本發明的CTC8096芯片內高速差分信號的管腳排布方式示意圖。

具體實施方式

下面將結合本發明的附圖，對本發明實施例的技術方案進行清楚、完整的描述。

結合圖1、圖2、圖3和圖4所示，本發明所揭示的一種芯片內高速差分信號的管腳排布方法，所述芯片采用BGA(Ball Grid Array，球柵陣列)封裝技術進行封裝，本發明所述的高速差分信號的管腳排布方法，不僅能夠滿足信號傳輸質量的要求，還能夠減少芯片封裝的面積，滿足PCB(Printed Circuit Board，印刷電路板)板設計層數的要求，本實施例中，以傳輸速率小于15Gbps的高速差分信號管的管腳排布對本發明所揭示的芯片內管腳排布方法以及應用該方法進行封裝的芯片作進一步的說明。

具體的，所述一種芯片內高速差分信號的管腳排布方法包括：

S101，將基板分成N行，M列觸點陣列；

本實施例中，以設有8行，24列觸點陣列的基板為例進行詳細的說明，如圖2所示，在8行，24列觸點陣列上設置有16對高速差分信號的接收信號，以及與所述16對接收信號相配合的傳輸信號，每對高速差分信號的接收信號對應一個接收觸點對，每對高速差分信號的傳輸信號對應一個傳輸觸點對，所述接收觸點對包括正極接收觸點和負極接收觸點，傳輸觸點對包括正極傳輸觸點和負極傳輸觸點。

更進一步地，為了更方便、直觀的顯示16對接收信號，以及16對傳輸信號的管腳排布，所述觸點陣列的行分別用數字1，2，3，4，5，6，7，8表示，所述觸點陣列的列分別用字母A，B，C，D，E，F，G，H，J，K，L，M，N，P，R，T，U，V，W，Y，AA，AB，AC，AD表示，并且16對高速差分信號接收觸點對分別用SRX0_P/SRX0_N，SRX1_P/SRX1_N，S RX2_P/SRX2_N，SRX3_P/SRX3_N，SRX4_P/SRX4_N，SRX5_P/SRX5_N，SRX6_P/SRX6_N，SRX7_P/SRX7_N，SRX8_P/_SRX8_N，SRX9_P/SRX9_N，SRX10_P/SRX10_N，SRX11_P/SRX11_N，SRX12_P/SRX12_N，SRX13_P/SRX13_N，SRX14_P/SRX14_N，SRX15_P/SRX15_N表示，16 對高速差分信號傳輸觸點對分別用STX0_P/STX0_N，STX1_P/STX1_N，S TX2_P/STX2_N，STX3_P/STX3_N，STX4_P/STX4_N，STX5_P/STX5_N，STX6_P/STX6_N，STX7_P/STX7_N，STX8_P/STX8_N，STX9_P/STX9_N，STX10_P/STX10_N，STX11_P/STX11_N，STX12_P/STX12_N，ST X13_P/STX13_N，STX14_P/STX14_N，STX15_P/STX15_N表示。

S102，將高速差分信號的接收觸點對分組，以及傳輸觸點對分組；

如圖2和圖3所示，圖2中是將高速差分信號的接收觸點對每兩個進行分組，以及傳輸觸點對每兩個進行分組，圖3中是將高速差分信號的接收觸點對每四個進行分組，以及傳輸觸點對每四個進行分組，進一步地，每個接收觸點對和與之相配合的傳輸觸點對處于同列并排布在基板上，優選地，每個接收觸點對和與之相配合的傳輸觸點對之間設有兩個接地觸點，如圖2中的接收觸點對SRX0_P/SRX0_N與傳輸觸點對STX0_P/STX0_N處于同列并排布在基板的A列上，并且接收觸點對SRX0_P/SRX0_N中的負極接收觸點SRX0_N與傳輸觸點對STX0_P/STX0_N中的正極傳輸觸點STX0_P之間設有兩個接地觸點。

S103，將分組后的接收觸點對，以及分組后的傳輸觸點對沿著基板的橫向依次排列，每組接收觸點對之間設有接地觸點，每組傳輸觸點對之間設有接地觸點，每組接收觸點對中相鄰接收觸點對之間偏移至少一行，每組傳輸觸點對中相鄰傳輸觸點之間偏移至少一行。

如圖2所示，16個高速差分信號的接收觸點對共分為8組，沿著基板的橫向依次排列，8組接收觸點對沿著基板的上邊緣進行橫向排列，并且每組接收觸點對中的接收觸點對按照正極接收觸點、負極接收觸點依次排列于同行觸點上，具體的，第一組接收觸點對中的接收觸點對SRX0_P/SRX0_N設于基板的2行，A列中，接收觸點對SRX1_P/SRX1_N設于基板的1行，B列中，接收觸點對SRX0_P/SRX0_N的正極接收觸點SRX0_P與接收觸點對SRX1_P/SRX1_N的負極接收觸點SRX1_N處于同一行，位于2行；每兩組接收觸點對之間都設有接地觸點，具體的，第二組接收觸點對與第一組接收觸點對之間設有一列接地觸點，第三組接收觸點對與第二組接收觸點對之間設有一列接地觸點，因此8組接收觸點對之間都設有一列接地觸點，使得設有8行，24列觸點陣列的基板剛好放下16對接收信號。

同樣的，與每組接收觸點對相配合的每組傳輸觸點對之間也同樣的沿著基板的橫向依次排列，每兩組傳輸觸點對之間都設有接地觸點，并且每組傳輸觸點對中的傳輸觸點對按照正極傳輸觸點、負極接收觸點依次排列與同行觸點上，即傳輸觸點對STX0_P/STX0_N設于基板的6行，A列，傳輸觸點對STX1_P/STX1_N設于基板的5行，B列，傳輸觸點對STX0_P/STX0_N的正極傳輸觸點與傳輸觸點對STX1_P/STX1_N的負極傳輸觸點STX1_N處于同一行，位于第6行。

進一步地，每組傳輸觸點對和與之相配合的每組接收觸點對處于相同的列，所述接收觸點對和與所述接收觸點對相配合的傳輸觸點對同列排布，并且每組接收觸點對和與之相配合的每組傳輸觸點對之間設有一行接地觸點，具體的，第一組傳輸觸點對與第一組接收觸點對都位于A列和B列，第二組傳輸觸點對與第一組傳輸觸點對之間設有C列接地觸點，第一組接收觸點對與第一組傳輸觸點對之間設有一行接地觸點，即第4行接地觸點；每組接收觸點對中的相鄰接收觸點對之間偏移一行，本實施例中，每組中的接收觸點對位于右側的接收觸點對向下偏移一行，使得前一個接收觸點對的正極接收觸點與后一個接收觸點對的負極接收觸點處于同一行，整體呈鋸齒形分布。

通過上述方法進行高速差分信號引腳的排列，使得設有8行、24列觸點陣列的基板剛好放下16對傳輸信號和16對接收信號；

如圖3所示，將16對傳輸信號，以及16對接收信號每四個進行分組排列，每組接收觸點對和與之相配合的每組傳輸觸點對處于同列并排列在基板上，所述每組接收觸點對之間設有一列接地觸點，每組傳輸觸點對之間設有一列接地觸點，每組接收觸點對與每組傳輸觸點對之間設有一行接地觸點，每組接收觸點對中的相鄰接收觸點對偏移一行，每組傳輸觸點對中的相鄰傳輸觸點對偏移一行，具體的，四組接收觸點對從E列開始沿著基板的上邊緣依次進行橫向排列，并且每組接收觸點對之間設有一列接地觸點，同樣的，四組傳輸觸點對從E列開始依次進行橫向排列，使得每組接收觸點對與每組傳輸觸點對占據相同的列，并且每組接收觸點對中的接收觸點對，如SRX0_P/SRX0_N，與每組傳輸觸點對中的傳輸觸點對，如STX0_P/STX0_N，兩者處于相同的列，如圖中的E列，每組接收觸點對與每組傳輸觸點對之間都設有一行接地觸點，如圖中的第4行接地觸點，每組接收觸點對之間設有一列接地觸點，如圖中的J列接地觸點。

更進一步地，每組接收觸點對中的接收觸點對按照正極接收觸點、負極接收觸點依次排列于同行觸點上，每組傳輸觸點對中的傳輸觸點對按照正極傳輸觸點、負極接收觸點依次排列與同行觸點上，具體的，每組接收觸點對中的第一接收觸點對，如圖中第一組接收觸點對中的第一個接收觸點對SRX0_P/SRX0_N和第三接收觸點對SRX2_P/SRX2_N向下偏移一行，使得第一組接收觸點對中第一接收觸點對的正極接收觸點、第二接收觸點對的負極接收觸點、第三接收觸點對的正極接收觸點，以及第四接收觸點對的負極接收觸點處于同一行中，如圖中的第2行，每組接收觸點對整體呈鋸齒狀排列。

同樣的，每組傳輸觸點對中的第一傳輸觸點對，如圖中第一組傳輸觸點對中的第一個傳輸觸點對STX0_P/STX0_N和第三接收觸點對STX2_P/STX2_N向下偏移一行，使得第一組傳輸觸點對中第一傳輸觸點對的正極接收觸點、第二傳輸觸點對的負極接收觸點、第三傳輸觸點對的正極接收觸點，以及第四傳輸點對的負極接收觸點處于同一行中，如圖中的第6行，每組接收觸點對整體呈鋸齒狀排列，通過此種方法對高速差分信號管腳進行排布，能夠節約A、B、C、D四列觸點，能夠減少芯片封裝面積。

當然，還可以通過將高速差分信號的接收信號與傳輸信號每三個進行分組進行排列，且所述每組接收觸點對與每組傳輸觸點對偏移兩列排布，基板的邊緣觸點上設有一接收觸點對，以及一傳輸觸點對。通過這種方式對高速差分信號的引腳的合理排布，能夠有效的減少芯片封裝的面積。

如圖4所示，高速差分信號的接收信號每三個為一組，由于采用16對接收信號，以及16對傳輸信號，因此分為5組后余下一對接收信號和傳輸信號，余下的接收信號和傳輸信號設于基板邊緣，本實施例中，接收觸點對SRX0_P/SRX0_N，以及傳輸觸點對STX15_P/STX15_N單獨排布在基板上，接收觸點對SRX0_P/SRX0_N設于C列中，其余5組接收觸點對沿著基板的上邊緣依次排列，每組接收觸點對之間設有接地觸點，第一組接收觸點對與接收觸點對SRX0_P/SRX0_N之間同樣設有接地觸點。

傳輸觸點對STX15_P/STX15_N設于A列，C列中，并且5組傳輸觸點對從第4行，C列開始依次沿著橫向排列，每組傳輸觸點對之間設有接地觸點，第五組傳輸觸點對與傳輸觸點對STX15_P/STX15_N之間同樣設有接地觸點。

進一步地，每組接收觸點對中的接收觸點對之間偏移一行，每組傳輸觸點對中相鄰傳輸觸點之間偏移一行，使得每組接收觸點對中的接收觸點對按照負極接收觸點、正極接收觸點依次排列于同行觸點上，每組傳輸觸點對中的傳輸觸點對按照正極傳輸觸點、負極接收觸點依次排列與同行觸點上，具體的，如圖4中所示，每組接收觸點對中的中間一個接收觸點對向下偏移一行，如第一組接收觸點對中中間的接收觸點對SRX2_P/SRX2_N向下偏移一行，使得接收觸點對SRX1_P/SRX1_N的負極接收觸點，接收觸點對SRX2_P/SRX2_N的正極接收觸點，接收觸點對SRX3_P/SRX3_N的正極接收觸點處于同一行，即圖中的第2行，每組傳輸觸點對中的中間一個傳輸觸點對向上偏移一行，如第一組傳輸觸點對中中間的傳輸觸點對STX1_P/STX1_N向上偏移一行，使得傳輸觸點對STX0_P/STX0_N的正極傳輸觸點，傳輸觸點對STX1_P/STX1_N的負極傳輸觸點，傳輸觸點對STX3_P/STX3_N的正極傳輸觸點處于同一行，即圖中的第5行，使得整體呈互補的山形結構，通過此種方法對高速差分信號進行排布，節約了A、B兩列觸點，同時節約了第8行觸點。

如圖5所示，一種采用上述管腳排布方法封裝的芯片，本實施例中，以型號為CTC8096的芯片為例，CTC8096芯片的管腳圖如圖所示，所述CTC8096芯片的管腳圖排布方式權衡各種因素，其中，接收信號采用如圖5所示的山形排布方式，傳輸信號綜合面積和串擾的考慮，對傳輸信號進行部分調整和變形，采用長鋸齒型的排布，具體的如圖5所示，CTC8096芯片共采用20對傳輸信號和21對接收信號，本實施例中，其中傳輸信號每2個一組，采用長鋸齒形排布方式，沿著基板的底邊緣排列在基板上。

具體的，20對傳輸信號用HS0_S0_TX2_P/HS0_S0_TX2_N，HS0_S0_TX3_P/HS0_S0_TX3_N，HS0_S1_TX0_P/HS1_S1_TX0_N，HS0_S1_TX1_P/HS1_S1_TX1_N，HS0_S1_TX2_P/HS1_S1_TX2_N，HS0_S1_TX3_P/HS0_S1_TX3_N，HS0_S2_TX0_P/HS0_S2_TX0_N，HS0_S2_TX1_P/HS0_S2_T X1_N，HS0_S2_TX2_P/HS0_S2_TX2_N，HS0_S2_TX3_P/HS0_S2_TX3_N，HS0_S3_TX0_P/HS0_S3_TX0_N，HS0_S3_TX1_P/HS0_S3_TX1_N，HS0_S3_TX2_P/HS0_S3_TX2_N，HS0_S3_TX3_P/HS0_S3_TX3_N，HS0_S4_T X0_P/HS0_S4_TX0_N，HS0_S4_TX1_P/HS0_S4_TX1_N，HS0_S4_TX2_P/HS0_S4_TX2_N，HS0_S4_TX3_P/HS0_S4_TX3_N，HS0_S5_TX0_P/HS0_S5_TX0_N，HS0_S5_TX1_P/HS0_S5_TX1_N表示。

21對接收信號用HS0_S1_RX0_P/HS1_S1_RX0_N，HS0_S1_RX1_P/H S1_S1_RX1_N，HS0_S1_RX2_P/HS1_S1_RX2_N，HS0_S1_RX3_P/HS0_S1_RX3_N，HS0_S2_RX0_P/HS0_S2_RX0_N，HS0_S2_RX1_P/HS0_S2_RX 1_N，HS0_S2_RX2_P/HS0_S2_RX2_N，HS0_S2_RX3_P/HS0_S2_RX3_N，HS0_S3_RX0_P/HS0_S3_RX0_N，HS0_S3_RX1_P/HS0_S3_RX1_N，HS0_S3_RX2_P/HS0_S3_RX2_N，HS0_S3_RX3_P/HS0_S3_RX3_N，HS0_S4_RX0_P/HS0_S4_RX0_N，HS0_S4_RX1_P/HS0_S4_RX1_N，HS0_S4_RX2_P/HS0_S4_RX2_N，HS0_S4_RX3_P/HS0_S4_RX3_N，HS0_S5_RX0_P/HS0_S5_RX0_N，HS0_S5_RX1_P/HS0_S5_RX1_N，HS0_S5_RX2_P/HS0_S5_RX2_N，HS0_S5_RX3_P/HS0_S5_RX3_N表示。

進一步地，20對傳輸觸點對每2個一組，共分為10組，從第5行，E列依次沿著基板的底邊緣橫向進行排布，每組中相鄰傳輸觸點對之間偏移兩行，具體的，傳輸觸點對HS0_S0_TX2_P/HS0_S0_TX2_N處于第5行、E列，HS0_S0_TX3_P/HS0_S0_TX3_N處于第7行、F列，第一組傳輸觸點對中中的傳輸觸點對HS0_S0_TX3_P/HS0_S0_TX3_N相對于傳輸觸點對HS0_S0_TX2_P/HS0_S0_TX2_N向下偏移兩行，其余的每組傳輸觸點對中傳輸觸點對依次偏移兩行進行排布。

21對接收觸點對每3個一組，分為6組，余下的3個觸點對單獨排布，具體的，第2行、C列設有接收觸點對HS0_S2_RX0_P/HS0_S2_RX0_N，第1行、D列設有HS0_S2_RX1_P/HS0_S2_RX1_N，第8行，A例設有接收觸點對HS0_S1_RX0_P/HS1_S1_RX0_N；從F列開始沿著基板上邊緣依次排布有5組接收觸點對，并且每組接收觸點對之間設有接地觸點；所述5組接收觸點對與10組傳輸觸點對之間設有接地觸點；第六組接收觸點對從第4行、A列排布，具體的，第4行、A列和B列中設有接收觸點對HS0_S1_RX1_P/HS1_S1_RX1_N，第5行、B列和C列中設有接收觸點對HS0_S1_RX2_P/HS1_S1_RX2_N，以及第6行、A列和B列中設有接收觸點對HS0_S1_RX3_P/HS0_S1_RX3_N；每組接收觸點對中位于中間的接收觸點對偏移一行，使得接收觸點對呈山形分布，并且每組接收觸點對中的接收觸點對按照負極接收觸點、正極接收觸點依次排列于同行觸點上，如圖5中的第2行中的5組接收觸點對。

本發明所述的芯片內高速差分信號的管腳排布方法可以根據實際需求，進行組合使用，本發明所述的芯片內高速差分信號的管腳排布方法能夠在保證信號質量的同時，減少芯片封裝的面積，減少PCB板的層數，降低芯片開發成本，及PCB板設計成本。

本發明的技術內容及技術特征已揭示如上，然而熟悉本領域的技術人員仍可能基于本發明的教示及揭示而作種種不背離本發明精神的替換及修飾，因此，本發明保護范圍應不限于實施例所揭示的內容，而應包括各種不背離本發明的替換及修飾，并為本專利申請權利要求所涵蓋。