半導體器件及其制造方法與流程

本發明實施例涉及半導體器件及其制造方法。

背景技術：

半導體集成電路(IC)產業經歷了快速增長。在該發展的過程中，器件的功能密度由器件部件尺寸通常已經增加。

這種按比例縮小工藝通常通過提高生產效率、降低成本和/或改善性能來提供益處。這種按比例縮小工藝也增加了處理和制造IC的復雜度，并且為了要實現這些進步，需要在IC制造方面中的相似的發展。

隨著技術節點縮小，在一些IC設計中，用金屬柵電極來替換多晶硅柵電極，以提高具有減小的特征尺寸的器件性能。然而，對于金屬柵電極的技術，仍然具有相當多的挑戰要應對。

技術實現要素：

根據本發明的一個實施例，提供了一種半導體器件，包括：柵極結構，位于襯底上方；介電層，位于所述柵極結構旁邊；粘合層，位于所述柵極結構的頂面上方并且延伸至所述介電層的第一頂面；以及蝕刻停止層，位于所述粘合層上方并且與所述介電層的第二頂面接觸。

根據本發明的另一實施例，還提供了一種半導體器件，包括：柵極結構，位于襯底上方；介電層，位于所述柵極結構旁邊；蝕刻停止層，位于所述柵極結構和所述介電層上方；以及粘合層，位于所述柵極結構和所述蝕刻停止層之間，其中，所述粘合層包括：位于所述柵極結構上方的主要部分；以及與所述主要部分連接且填充至所述介電層的凹槽內的延伸部分。

根據本發明的又一實施例，還提供了一種半導體器件的制造方法，包括：在襯底上方形成柵極結構；在所述柵極結構旁邊形成介電層；在所述介電層中和所述柵極結構中形成凹槽；在所述凹槽中形成粘合層，其中，所述粘合層覆蓋所述柵極結構的頂面和所述介電層的第一頂面；以及在所述粘合層上方和所述介電層的第二頂面上方形成蝕刻停止層。

附圖說明

圖1是根據本發明的一些實施例示出的半導體器件的制造方法的流程圖。

圖2A至圖2G是根據本發明的第一實施例示出的半導體器件的制造方法的示意性截面圖。

圖3是根據本發明的第二實施例的半導體器件的截面圖。

圖4是根據本發明的第三實施例的半導體器件的截面圖。

圖5是根據本發明的第四實施例的半導體器件的截面圖。

具體實施方式

以下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可在各個實例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術語，以便于描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而在此使用的空間相對描述符可以同樣地作相應的解釋。

圖1是根據本發明的一些實施例示出的半導體器件的制造方法的流程圖。圖2A至圖2G是根據本發明的第一實施例示出的半導體器件的制造方法的示意性截面圖。

同時參照圖1和圖2A，在步驟S001中，提供襯底100。在一些實施例中，襯底100是由硅或其他半導體材料制成的。可選地或附加地，襯底100包括其它元素半導體材料，諸如鍺、砷化鎵或其它合適的半導體材料。在一些實施例中，襯底100可以進一步包括其它部件，諸如各種摻雜區、掩埋層和/或外延層。此外，在一些實施例中，襯底100由諸如硅鍺、碳化硅鍺、磷砷化鎵或磷銦化鎵的合金半導體制成。此外，襯底100可為絕緣體上半導體，諸如絕緣體上硅(SOI)或藍寶石上硅。

然后，在襯底100上方形成柵極結構102。在一些實施例中，柵極結構102包括從底至頂按順序排列的柵極介電層106和柵電極108'。在可選實施例中，柵極結構102還可以包括襯底100和柵電極108'之間的界面層(IL)104。換言之，在IL 104和柵電極108'之間形成柵極介電層106。在一些實施例中，IL 104包括介電材料，諸如氧化硅層或氮氧化硅層。通過熱氧化工藝、化學汽相沉積(CVD)工藝或原子層沉積(ALD)工藝形成IL 104。

在一些實施例中，柵極介電層106包括氧化硅、氮化硅、氮氧化硅、高k介電材料或它們的組合。高k介電材料通常是具有大于4的介電常數的介電材料。高k介電材料包括金屬氧化物。在一些實施例中，用作高k介電材料的金屬氧化物的實例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它們的組合。通過熱氧化工藝、CVD工藝或ALD工藝來形成柵極介電層106。

在一些實施例中，柵電極108'是偽柵極。例如，偽柵極包括由CVD工藝形成的多晶硅層。在可選實施例中，柵電極108'是金屬柵極，且柵電極108'包括阻擋件、功函層、晶種層、粘合層、阻擋層或它們的組合。在一些實施例中，柵電極108'包括合適的金屬，諸如用于PMOS器件的TiN、WN、TaN或Ru。在一些可選實施例中，柵電極108包括合適的金屬，諸如用于NMOS器件的Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn或Zr。

此外，柵極結構102還包括在柵極結構102的側壁上方形成的間隔件112。在一些實施例中，間隔件112由氧化硅、氮化硅、氮氧化硅、碳化硅、氟摻雜的硅酸鹽玻璃(FSG)、低k介電材料或它們的組合形成。間隔件112具有包括一個或多個襯墊層的多層結構。襯墊層包括諸如氧化硅、氮化硅和/或其他合適的材料的介電材料。可以通過沉積合適的介電材料和各向異性蝕刻掉介電材料來實現間隔件112的形成。

參照圖2A，在襯底100中形成源極和漏極(S/D)區110以提供低電阻接觸。通過硼或磷的離子注入取得摻雜區。可選地，在一些其它實施例中，通過蝕刻或其它合適的工藝去除襯底100的部分且通過外延生長在中空區域中形成摻雜劑。具體地，外延層包括SiGe、SiC或其它合適的材料。應該理解，可以通過CMOS技術處理形成半導體器件，并且因此在此不詳細地描述一些工藝。

在一些實施例中，硅化物區(未示出)可以通過自對準硅化(硅化)工藝在S/D區110上可選擇地形成。硅化物區包括硅化鈦、硅化鈷、硅化鎳、硅化鉑、硅化鉺和硅化鈀。在一些實施例中，如果襯底100包括Ge，鍺化物區可以通過自對準鍺化物工藝可選地形成在S/D區110上。在一些實施例中，鍺化物區包括NiGe、PtGe、TiGe₂、CoGe₂或PdGe。

參照圖2A,蝕刻停止層114'形成在柵極結構102和襯底100上方。在一些實施例中，共形地形成蝕刻停止層114'以覆蓋柵極結構102和S/D區110的側壁和頂面。在一些實施例中，蝕刻停止層114'是接觸蝕刻停止層(CESL)。例如，蝕刻停止層114'包括氮化硅或碳摻雜的氮化硅。在一些實施例中，使用CVD、HDPCVD、SACVD、分子層沉積(MLD)或其它合適的方法沉積蝕刻停止層114'。在一些實施例中，在形成蝕刻停止層114之前，可以在襯底100上方進一步形成緩沖層(未示出)。在實施例中，緩沖層是諸如氧化硅的氧化物。然而，其它組分可以是可能的。在一些實施例中，使用CVD、HDPCVD、SACVD、MLD或其它合適的方法沉積緩沖層。

同時參照圖1和圖2A，在步驟S002中，在蝕刻停止層114'上方和柵極結構102旁邊形成介電層116'。介電層116'包括介電材料。介電材料包括氧化硅、氮化硅、氮氧化硅、磷硅酸鹽玻璃(PSG)、硼磷硅酸鹽玻璃(BPSG)、旋涂玻璃(SOG)、氟化硅玻璃(FSG)、碳摻雜的氧化硅(例如，SiCOH)、聚酰亞胺和/或它們的組合。在一些其他實施例中，介電層116'包括低k介電材料。應該理解，低k介電材料通常是具有低于3.9的介電常數的介電材料。低k介電材料的實例包括BLACK(加利福尼亞圣克拉拉的應用材料公司)、XEROGEL、AEROGEL、氟化非晶碳、聚對二甲苯、BCB(雙苯并環丁烯)、FLARE、(密歇根州米蘭的陶氏化學公司)、氫倍半硅氧烷(HSQ)或氟化氧化硅(SiOF)和/或它們的組合。應該理解，介電層116'可以包括一種或多種介電材料和/或一個或多個介電層。在一些實施例中，通過CVD、HDPCVD、SACVD、旋涂或其它合適的方法沉積介電層116。

參照圖2B，去除介電層116'的部分和蝕刻停止層114'的部分從而暴露出柵極結構102的頂面，且保留介電層116和蝕刻停止層114。通過化學機械拋光(CMP)工藝、蝕刻工藝或其它合適的工藝實現去除介電層116'的部分和蝕刻停止層114'的部分的工藝。

參照圖2B，在一些實施例中，當柵電極108’是偽柵極時，實施柵極置換工藝。在柵極置換工藝中，去除柵電極108'以形成柵極溝槽，并且然后，柵電極108填充至柵極溝槽內。柵電極108可以包括阻擋件、功函層、晶種層、粘合層、阻擋層或它們的組合。在一些實施例中，柵電極108包括合適的金屬，諸如用于PMOS器件的TiN、WN、TaN或Ru。在一些可選實施例中，柵電極108包括合適的金屬，諸如用于NMOS器件的Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn或Zr。

參照圖2B，在介電層116上方形成圖案化的掩模層118。圖案化的掩模層118具有暴露出介電層116的頂面的部分、柵極結構102的頂面和蝕刻停止層114的頂面的開口10。使用諸如旋涂掩模材料層，對掩模材料層實施光刻工藝和/或其它工藝的工藝形成圖案化的掩模層118。具體地，光刻工藝包括曝光、烘烤和顯影。掩模材料層對諸如KrF、ArF、EUV或電子束光的特定曝光束感光。在一些實施例中，掩模材料層可以包括聚合物、猝光劑、發色團、溶劑和/或化學放大劑(CA)。

同時地參照圖1、圖2B和圖2C，在步驟S003中，實施蝕刻工藝以去除介電層116的部分、蝕刻停止層114的部分和柵極結構102的部分，從而在介電層116a、蝕刻停止層114a以及柵極結構102中形成凹槽20。凹槽20包括在柵電極108上方的凹槽22以及蝕刻停止層114a和介電層116a上方的凹槽24。在一些實施例中，當介電層116的部分的去除速率不等于柵極結構102的部分的去除速率時，介電層116a的由凹槽20暴露的表面具有階梯形狀。例如，如圖2C所示，間隔件112a的頂面高于柵電極108a的頂面。在完成蝕刻工藝之后，去除圖案化的掩模層118。通過干剝離工藝、濕剝離工藝或其它合適的工藝去除圖案化的掩模層118。

同時參照圖1、圖2D和圖2E，在步驟S004中，在去除圖案化的掩模層118之后，在凹槽20中填充粘合材料層120以覆蓋介電層116a、蝕刻停止層114a以及柵極結構102a。在一些實施例中，該粘合材料層120的材料是高k介電材料。高k介電材料通常是具有大于4的介電常數的介電材料。在一些實施例中，高k介電材料具有大于氮化硅的介電常數。高k介電材料包括含氮材料、金屬氮化物材料、金屬氧化物材料或它們的組合。含氮材料包括SiCN、SiOCN或它們的組合。金屬氮化物材料包括AlN、TiN、TaN或它們的組合。金屬氧化物的實例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu或它們混合物。在一些可選實施例中，粘合材料層120的材料可以是包括Al、Ti、Ta、W或它們的組合的金屬材料。在一些實施例中，粘合材料層120的材料不同于隨后形成的介電層116的材料、柵電極108a的材料和蝕刻停止層122的材料。本發明不旨在限制粘合材料層120的材料且只要粘合材料層120和柵電極108a之間的粘合性比柵電極108a和隨后形成的蝕刻停止層122之間的粘合性好，則未列出的其它材料也可以是適合的。在另一方面，只要粘合材料層120和隨后形成的蝕刻停止層122之間的粘合性比柵電極108a和隨后形成的蝕刻停止層122之間的粘合性好，則本發明不限制粘合材料層120的材料。

參照圖2E，去除粘合材料層120的部分，從而暴露出介電層116a的第二頂面S2。換言之，粘合層120a填充至凹槽22和凹槽24內。更具體地，粘合層120a覆蓋柵極結構102a和蝕刻停止層114a的頂面且延伸至介電層116a的第一頂面S1。在一些實施例中，粘合層120a的頂面與介電層116a的第二頂面S2共面。例如，去除粘合材料層120的部分的方法可以包括化學機械拋光(CMP)工藝，回蝕刻工藝或它們的組合。

同時參照圖1和圖2F，在步驟S005中，在粘合層120a和介電層116a上方形成蝕刻停止層122。在接觸孔蝕刻工藝期間，蝕刻停止層122能夠保護柵極結構102a。例如，蝕刻停止層122包括氮化硅、氮氧化硅、碳化硅、碳摻雜的氮化硅或它們的組合。蝕刻停止層122可以具有任何合適的厚度，只要蝕刻停止層122的厚度足以在接觸孔蝕刻工藝期間保護柵極結構102a免受損壞。在一些實施例中，可以使用CVD、HDPCVD、SACVD、分子層沉積(MLD)或其他合適的方法沉積蝕刻停止層122。

在一些實施例中，蝕刻停止層114a、122包括相同的材料。在一些可選實施例中，蝕刻停止層114a、122可以包括不同的材料。例如，在特定實施例中，蝕刻停止層114a是氮化硅，蝕刻停止層122是碳摻雜的氮化硅，反之亦然。

參考圖2G，在蝕刻停止層122上方形成介電層124。在介電層124、蝕刻停止層122a和粘合層120b中形成接觸孔125。在一些實施例中，通過光刻工藝和蝕刻工藝形成接觸孔125。在一些實施例中，介電層124、116a可以包括相同的材料和相同的形成方法，但是本發明不限制于此。在其它實施例中，蝕刻停止層122a、114a可以包括不同的材料和不同的形成方法。已經在前面的段落中描述了材料和形成方法，且不在此重復細節。

之后，可以形成導電材料(未示出)以填充在接觸孔125中，從而形成接觸件126。接觸件126形成在柵極結構102a上方且穿過介電層124、蝕刻停止層122a和粘合層120b以與柵電極108a電連接。例如，導電材料可以包括金屬材料或合金。在一些實施例中，金屬材料包括銅、銅合金、鋁、鋁合金、鎢或它們的組合。在其它實施例中，接觸件126可以包括襯墊層、晶種層、粘合層、阻擋層等。然后，去除導電材料的部分以暴露出介電層124的頂面。在一些實施例中，接觸件126的頂面與介電層124的頂面共面。

參照回圖2F，第一實施例的半導體器件包括襯底100、柵極結構102a、介電層116a、蝕刻停止層122和粘合層120a。第一實施例的半導體器件還包括介電層124和接觸件126(圖2G中示出)。在襯底100上方形成柵極結構102a。在柵極結構102a旁邊形成介電層116a。粘合層120a填充在由蝕刻停止層122、柵極結構102a和介電層116a形成的凹槽20中。換言之，粘合層120a覆蓋柵極結構102a的頂面且填充至介電層116a的凹槽24內。更具體地，柵極結構102a的頂面和蝕刻停止層122的底面之間存在高度差H。在一些實施例中，高度差H是指粘合層120a的厚度，且高度差H在至的范圍內。蝕刻停止層122覆蓋粘合層120a且與介電層116a的第二頂面S2接觸。

在另一方面，粘合層120a包括主要部分121和連接至主要部分121的延伸部分123。如圖2F所示，延伸部分123填充至介電層116a的凹槽24中。例如，粘合層120a和介電層116a之間的界面的輪廓可以是階梯形狀。在一些實施例中，粘合層120a的頂面面積T大于粘合層120a的底面面積B。

參照回圖2F，應該注意，可以獲得柵極結構102a和蝕刻停止層122之間的更好的粘合，從而防止諸如蝕刻停止層122的分層或剝離的問題。此外，粘合層120a不僅覆蓋柵極結構102a的頂面，并且還覆蓋介電層116a的第一頂面S1。因此，本發明的粘合層120a能夠保護柵極結構102a和介電層116a之間的界面免受由接下來的濕化學清洗工藝提供的侵害路徑的影響，濕化學清洗工藝提供的侵害路徑將可能導致柵極結構102a的損失。此外，由于粘合層120a覆蓋介電層116a的第一頂面S1，并且介電層的第二頂面與蝕刻停止層接觸，本發明能夠在減小半導體器件的RC延遲的同時增強粘合性。

圖3是根據本發明的第二實施例的半導體器件的截面圖。在下面的實施例中，相似的參考標號指示相似的組件，因此，這些組件的材料和形成方法不在此重復。

圖3中示出的第二實施例的半導體器件相似于圖2F中示出的第一實施例的半導體器件。第一實施例和第二實施例之間的不同在于第二實施例的粘合層220具有矩形且粘合層220和介電層116a之間的界面的輪廓是階梯形狀。在制造方法的視角中，當介電層116的部分的去除速率等于柵極結構102的部分的去除速率時，在其中形成的凹槽20a是矩形，且因此粘合層220具有矩形(如圖3中所示)。在一些實施例中，粘合層220的頂面面積T等于粘合層220的底面面積B。

圖4是根據本發明的第三實施例的半導體器件的截面圖。

圖4中示出的第三實施例的半導體器件相似于圖2F中示出的第一實施例的半導體器件。例如，第一實施例和第三實施例之間的不同在于第三實施例的粘合層320具有倒梯形形狀且粘合層320和介電層116a之間的界面的輪廓是坡形形狀。在制造方法的視角中，當介電層116的部分的去除速率不等于柵極結構102的部分的去除速率時，在其中形成的凹槽20b具有倒梯形狀(如圖4中所示)，并且因此，粘合層320具有倒梯形狀。在一些實施例中，粘合層320的頂面面積T大于粘合層320的底面面積B。

圖5是根據本發明的第四實施例的半導體器件的截面圖。

圖5中示出的第四實施例的半導體器件相似于圖2F中示出的第一實施例的半導體器件。例如，第一實施例和第四實施例之間的不同在于第四實施例的粘合層420具有碗形形狀且粘合層420和介電層116a之間的界面的輪廓是弧形形狀。在制造方法的視角中，當介電層116的部分的去除速率不等于柵極結構102的部分的去除速率時，在其中形成的凹槽20c是碗形，且因此粘合層420具有碗形(如圖5中所示)。在一些實施例中，粘合層420的頂面面積T大于粘合層420的底面面積B。

本發明不限制其中半導體器件包括MOS晶體管的應用，且本發明可以是延伸至具有動態隨機存取存儲器(DRAM)單元、單一電子晶體管(SET)和/或其它微電子器件(本文中共同地稱為微電子器件)的其它集成電路。在另一實施例中，例如，半導體器件可以包括FinFET晶體管。

在本發明的實施例中，由于粘合層覆蓋柵極結構的頂面且延伸至介電層的第一頂面，可以獲得柵極結構和蝕刻停止層之間的更好的粘合形成，從而防止諸如蝕刻停止層的分層或剝離的問題。此外，本發明的粘合層能夠保護柵極結構和介電層之間的界面免受由接下來的濕化學清洗工藝提供的侵害路徑的影響，濕化學清洗工藝提供的侵害路徑將可能導致柵極結構的損失。此外，由于粘合層覆蓋介電層的第一頂面，并且介電層的第二頂面與蝕刻停止層接觸，本發明能夠在減小半導體器件的RC延遲的同時增強粘合性。

根據本發明的一些實施例，一種半導體器件包括襯底、柵極結構、介電層、蝕刻停止層和粘合層。柵極結構形成在襯底上方。介電層形成在柵極結構旁邊。粘合層覆蓋柵極結構的頂面且延伸至介電層的第一頂面。蝕刻停止層形成在粘合層上方且與介電層的第二頂面接觸。

根據本發明的又可選的實施例，一種半導體器件包括柵極結構、介電層、蝕刻停止層和粘合層。柵極結構形成在襯底上方。介電層形成在柵極結構旁邊。蝕刻停止層形成在柵極結構和介電層上方。粘合層形成在蝕刻停止層和柵極結構之間，其中，粘合層包括主要部分和延伸部分。延伸部分與主要部分連接且填充至介電層的凹槽內。

根據本發明的可選實施例，一種半導體器件的制造方法的步驟包括如下。在襯底上方形成柵極結構。在柵極結構旁邊形成介電層。在介電層中和柵極結構中形成凹槽。在凹槽中形成粘合層。粘合層覆蓋柵極結構的頂面和介電層的第一頂面。在粘合層和介電層的第二頂面上方形成蝕刻停止層。

根據本發明的一個實施例，提供了一種半導體器件，包括：柵極結構，位于襯底上方；介電層，位于所述柵極結構旁邊；粘合層，位于所述柵極結構的頂面上方并且延伸至所述介電層的第一頂面；以及蝕刻停止層，位于所述粘合層上方并且與所述介電層的第二頂面接觸。

在上述半導體器件中，所述粘合層的形狀包括T形、倒梯形、碗形、矩形或它們的組合。

在上述半導體器件中，所述粘合層的頂面與所述介電層的所述第二頂面共面。

在上述半導體器件中，所述粘合層的材料是高k介電材料，且所述高k介電材料是具有大于4的介電常數的介電材料。

在上述半導體器件中，所述高k介電材料包括含氮材料、金屬氮化物材料、金屬氧化物材料或它們的組合。

在上述半導體器件中，所述蝕刻停止層的材料包括氮化硅、氮氧化硅、碳化硅、碳摻雜的氮化硅或它們的組合。

在上述半導體器件中，所述柵極結構包括：柵電極；以及間隔件，位于所述柵電極和所述介電層之間，其中，所述間隔件被所述粘合層覆蓋。

根據本發明的另一實施例，還提供了一種半導體器件，包括：柵極結構，位于襯底上方；介電層，位于所述柵極結構旁邊；蝕刻停止層，位于所述柵極結構和所述介電層上方；以及粘合層，位于所述柵極結構和所述蝕刻停止層之間，其中，所述粘合層包括：位于所述柵極結構上方的主要部分；以及與所述主要部分連接且填充至所述介電層的凹槽內的延伸部分。

在上述半導體器件中，所述粘合層和所述介電層之間的界面的輪廓包括階梯形、坡形、弧形或它們的組合。

在上述半導體器件中，所述粘合層的頂面面積大于或等于所述粘合層的底面面積。

根據本發明的又一實施例，還提供了一種半導體器件的制造方法，包括：在襯底上方形成柵極結構；在所述柵極結構旁邊形成介電層；在所述介電層中和所述柵極結構中形成凹槽；在所述凹槽中形成粘合層，其中，所述粘合層覆蓋所述柵極結構的頂面和所述介電層的第一頂面；以及在所述粘合層上方和所述介電層的第二頂面上方形成蝕刻停止層。

在上述的半導體器件的制造方法中，形成所述粘合層的步驟包括：在所述介電層上方和所述凹槽中形成粘合材料層；以及去除所述粘合材料層的部分，從而暴露出所述介電層的所述第二頂面。

在上述的半導體器件的制造方法中，去除所述粘合材料層的所述部分的方法包括化學機械拋光(CMP)工藝、回蝕刻工藝或它們的組合。

在上述的半導體器件的制造方法中，形成所述凹槽的步驟包括：在所述介電層上方形成圖案化的掩模層，其中，所述圖案化的掩模層具有開口，所述開口暴露出所述柵極結構以及暴露出所述介電層的部分；以及實施蝕刻工藝以去除所述柵極結構的部分和所述介電層的部分。

在上述的半導體器件的制造方法中，在所述蝕刻工藝中，所述介電層的所述部分的去除速率等于所述柵極結構的所述部分的去除速率。

在上述的半導體器件的制造方法中，在所述蝕刻工藝中，所述介電層的所述部分的去除速率不等于所述柵極結構的所述部分的去除速率。

在上述的半導體器件的制造方法中，所述粘合層的形狀包括T形、倒梯形、碗形、矩形或它們的組合。

在上述的半導體器件的制造方法中，所述粘合層的材料和所述介電層的材料不同。

在上述的半導體器件的制造方法中，所述粘合層的材料包括高k介電材料，所述高k介電材料包括含氮材料、金屬氮化物材料、金屬材料或它們的組合。

在上述的半導體器件的制造方法中，還包括在所述柵極結構上方形成接觸件，其中，所述接觸件穿過所述蝕刻停止層和所述粘合層以與所述柵極結構電連接。

上面概述了若干實施例的部件、使得本領域技術人員可以更好地理解本發明的方面。本領域技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用于實現與在此所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發明的精神和范圍、并且在不背離本發明的精神和范圍的情況下，在此他們可以做出多種變化、替換以及改變。